[发明专利]嵌入式存储器的测试结构及方法在审
| 申请号： | 201310614028.X | 申请日： | 2013-11-26 |
| 公开（公告）号： | CN103617810A | 公开（公告）日： | 2014-03-05 |
| 发明（设计）人： | 冯华星;何文涛;殷明;周美娣;黄璐 | 申请（专利权）人： | 中国科学院嘉兴微电子与系统工程中心 |
| 主分类号： | G11C29/14 | 分类号： | G11C29/14 |
| 代理公司： | 上海旭诚知识产权代理有限公司 31220 | 代理人： | 郑立 |
| 地址： | 314006 浙江省嘉兴*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种内嵌于SoC芯片中的嵌入式存储器的测试结构，其包括存储器内建自测试模块、系统总线和存储器内建自测试控制器。其中，存储器内建自测试模块集成了各种SRAM的测试算法，作为系统总线的主单元；存储器内建自测试控制器和SoC芯片中的SRAM阵列作为系统总线的从单元；存储器内建自测试控制器包括比较器阵列、与门、结果寄存器、第一多路选择器和第二多路选择器。本发明还提供了一种嵌入式存储器的测试方法，用于本发明的嵌入式存储器的测试结构。本发明实现了基于系统总线对SRAM阵列的并行的内建自测试，由此解决了现有技术中嵌入式存储器测试时间过长的问题，并能够极大地提高集成电路芯片测试效率。 | ||
| 搜索关键词： | 嵌入式 存储器 测试 结构 方法 | ||
【主权项】：
一种嵌入式存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括存储器内建自测试模块、系统总线和存储器内建自测试控制器，所述存储器内建自测试模块作为所述系统总线的主单元，所述存储器内建自测试控制器和所述SoC芯片中的SRAM阵列作为所述系统总线的从单元；所述存储器内建自测试模块用于对外部测试机输入的指令进行译码，生成总线控制信号发送至所述系统总线以对所述SRAM阵列进行测试。
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