[发明专利]集成电路时钟网格主干尺寸的规划方法有效
| 申请号： | 201310625291.9 | 申请日： | 2013-11-27 |
| 公开（公告）号： | CN103605863A | 公开（公告）日： | 2014-02-26 |
| 发明（设计）人： | 赵振宇;杨正强;窦强;乐大珩;冯超超;马卓;马驰远;余金山;何小威 | 申请（专利权）人： | 中国人民解放军国防科学技术大学 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 湖南兆弘专利事务所 43008 | 代理人： | 赵洪;谭武艺 |
| 地址： | 410073 湖南省长沙市砚瓦池正*** | 国省代码： | 湖南;43 |
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| 摘要： | 本发明公开了一种集成电路时钟网格主干尺寸的规划方法，其实施步骤如下：1）对布局后的设计进行横纵均匀带状区域划分得到多个带状区；2）按带状区负载数量进行优先级排序，负载数量越大则优先级越高；3）按优先级从高到低的顺序依次在相应横纵带状区内虚拟添加单根网格主干，每一次添加单根网格主干后估算当次总网格的线电容及时钟偏差范围，直至遍历完所有带状区；4）选出使得估算的时钟偏差范围在用户指定的时钟偏差值以内且线电容最小的总网格尺寸作为最终规划结果。本发明具有时钟布线长度小、节省布线资源、线电容引起的时钟网络功耗低、扩展性好、能够在获得在满足时钟偏差指标的前提下使得时钟线电容或功耗尽量最小化的优点。 | ||
| 搜索关键词： | 集成电路 时钟 网格 主干 尺寸 规划 方法 | ||
【主权项】：
一种集成电路时钟网格主干尺寸的规划方法，其特征在于实施步骤如下：1）对布局后的设计进行横纵均匀带状区域划分得到沿横向及纵向分布的多个带状区；2）按落在每个带状区内的负载数量对带状区进行优先级排序，带状区内的负载数量越大则优先级越高；3）按优先级从高到低的顺序依次在相应横纵带状区内虚拟添加单根网格主干，并在每一次添加单根网格主干后估算当次总网格的线电容及时钟偏差范围，直至遍历完所有带状区；4）选出使得估算的时钟偏差范围在用户指定的时钟偏差值以内且线电容最小的总网格尺寸作为最终规划结果。
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