[发明专利]3D芯片系统中的电压下降缓解有效
| 申请号： | 201310659511.X | 申请日： | 2013-12-09 |
| 公开（公告）号： | CN104699531B | 公开（公告）日： | 2019-12-13 |
| 发明（设计）人： | 徐懿;胡杏;谢源 | 申请（专利权）人： | 超威半导体公司 |
| 主分类号： | G06F9/48 | 分类号： | G06F9/48;G06F15/173 |
| 代理公司： | 31263 上海胜康律师事务所 | 代理人： | 李献忠 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明涉及一种多芯片系统以及一种用于在3D堆叠芯片系统中调度线程的方法。该多芯片系统包括垂直堆叠的、电耦合在一起的多个芯片；所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。本发明中所描述的该多芯片系统和该调度线程的方法具有多个优点，例如降低电压违限、缓解电压下降和节约功耗。 | ||
| 搜索关键词： | 芯片 系统 中的 电压 下降 缓解 | ||
【主权项】：
1.一种多芯片系统，包括垂直堆叠的、电耦合在一起的多个芯片；/n所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：/n至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及/n至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率以当在每个核中感测到电压违限时避免时序错误，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接，/n其中所述多个芯片的电压裕度根据一般情况的电压下降来配置。/n
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