[发明专利]多操作数四则混合定点算术运算控制器

摘要

一种多操作数四则混合定点算术运算控制器，包括命令寄存与操作数暂存控制模块，算术运算控制模块，结果输出控制模块；应用FPGA设计该控制器的硬连接电路；该控制器被系统使能，在系统WR信号的作用下，内部产生脉冲序列信号，在内部脉冲序列信号的作用下，写入运算命令，操作数，自主完成多操作数的四则混合定点算术运算；写入的第3个操作数直到最后一个操作数执行操作数与上次运算结果的运算；中间运算结果写回操作数1暂存器能够与写入操作数2并行执行；接收所有的操作数之后，向系统发出读出请求信号，在RD信号的控制下，逐个读出高32位、低32位运算结果和标志状态，提高了四则混合定点算术运算指令流的速度。

主权项

一种多操作数四则混合定点算术运算控制器，其特征在于：该控制器包括命令寄存与操作数暂存控制模块（Ⅰ），算术运算控制模块（Ⅱ），结果输出控制模块（Ⅲ）；所述命令寄存与操作数暂存控制模块（Ⅰ）与算术运算控制模块（Ⅱ），结果输出控制模块（Ⅲ）连接；所述算术运算控制模块（Ⅱ）还与结果输出控制模块（Ⅲ）连接；所述命令寄存与操作数暂存控制模块（Ⅰ）在系统CS为“0”信号作用下使能，在系统WR信号的连续作用下，内部产生脉冲①、脉冲②、脉冲③、脉冲④信号；在这些脉冲信号的作用下，所述命令寄存与操作数暂存控制模块（Ⅰ）从系统数据总线DB写入运算命令、操作数并锁存，控制算术运算控制模块（Ⅱ）的运算及结果锁存，控制结果输出控制模块（Ⅲ）的运算结果和标志的锁存，接收所有的操作数之后，向系统发出读出请求信号；所述算术运算控制模块（Ⅱ）根据命令寄存与操作数暂存控制模块（Ⅰ）输出的命令编码，实施两个有效位为64位和32位定点操作数的加、减、乘、除运算，减法采用补码进行加运算，设置运算结果的标志，如果运算结果异常，发出运算结果异常的信号；所述结果输出控制模块（Ⅲ）存储高32位运算的中间结果和最终结果，存储运算结果的标志，在系统RD信号的作用下，将64位运算结果和运算标志分时输出至系统数据总线DB；在命令寄存与操作数暂存控制模块（Ⅰ）输出的输出模块复位信号的作用下，复位结果输出控制模块（Ⅲ）。