[发明专利]双指令多浮点操作数加/减运算控制器

摘要

一种双指令多浮点操作数加/减运算控制器，包括命令字及其多操作数写时序控制模块、操作数存储器、存储器读时序控制模块、存储器数据空标志控制器和运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，能够存储两条多浮点操作数加/减运算指令，其中，一条指令执行，另一条指令待执行；或一条指令执行，另一条指令写入；或一条指令写入，同时被读出执行；指令写入过程中，内部产生与系统WR同步的写时序脉冲序列，控制命令的写入和操作数的存储；命令执行过程中，内部产生与系统Clock同步的读时序脉冲序列，控制操作数的读出，自主完成所有的加/减运算，不受系统控制；系统能够读出每次运算的中间结果和运算的最终结果。

主权项

一种双指令多浮点操作数加/减运算控制器，其特征在于：该控制器包括操作数存储器（Ⅰ）、命令字及其多操作数写时序控制模块（Ⅱ）、存储器读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）；所述操作数存储器（Ⅰ）与命令字及其多操作数写时序控制模块（Ⅱ）、存储器读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅴ）连接；所述命令字及其多操作数写时序控制模块（Ⅱ）还与存储器读时序控制模块（Ⅲ）、存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）连接；所述存储器读时序控制模块（Ⅲ）还与存储器数据空标志控制器（Ⅳ）、运算与输出控制模块（Ⅴ）连接；所述操作数存储器（Ⅰ）为双端口存储器，一个只写端口，一个只读端口，用于储存浮点操作数（下称为操作数）；所述操作数存储器（Ⅰ）分为存储器1和存储器2两个存储区域；所述操作数存储器（Ⅰ）的写地址高位输入端AB5_1为“0”，或读地址高位输入端AB5_2为“0”，选中操作数存储器（Ⅰ）的26个低地址存储单元，即存储器1；写地址高位输入端AB5_1为“1”，或读地址高位输入端AB5_2为“1”，选中操作数存储器（Ⅰ）的26个高地址存储单元，即存储器2；所述命令字及其多操作数写时序控制模块（Ⅱ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括32位命令字和若干个操作数，操作数最多为26个；所述命令字及其多操作数写时序控制模块（Ⅱ）在操作数存储器（Ⅰ）的存储器1或存储器2为数据空，输出写指令允许信号，方允许被系统选中；当被系统选中写命令字时，在系统WR信号的作用下，写入加/减运算命令字；当被系统选中写操作数时，命令字及其多操作数写时序控制模块（Ⅱ）内部产生与系统WR信号同步的写时序脉冲；在写时序脉冲的控制下，将操作数存储在操作数存储器（Ⅰ）的存储器1或存储器2中；一条指令的最后一个操作数被写入存储后，转换操作数存储器（Ⅰ）的写高位地址输入端AB5_1状态，如果操作数存储器（Ⅰ）的存储器1和存储器2都非空，停止命令字及其多操作数写时序控制模块（Ⅱ）的工作；所述存储器读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成多浮点操作数从操作数存储器（Ⅰ）中读出，不需要占用系统总线；所述存储器读时序控制模块（Ⅲ）产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与加或减运算；当参与运算的最后一个操作数读出之后，产生读地址溢出信号，然后再经过一个加或减的运算周期，发出读运行状态结束的信号，产生一个时钟周期Clock的结果锁存脉冲，然后再发出启动使能信号；所述存储器读时序控制模块（Ⅲ）依据存储器数据空标志控制器（Ⅳ）的空标志状态读出操作，有下面4种工作状态：1）所述存储器数据空标志控制器（Ⅳ）无存储器1空、存储器2空的标志输出，表明存储器1、存储器2都为数据非空，一个非空的存储器正在写入指令或写入指令过程已结束，另一个存储器正在读出操作数；若正在执行的命令运算结束，启动使能信号由“1”→“0”，转为一个存储器空，另一个存储器非空的状态，此时在命令运算过程结束后的第1 个系统时钟Clock的下降沿作为时序脉冲发生的启动信号，向系统发送写指令允许信号；启动存储器读时序控制模块（Ⅲ）的工作；2）所述存储器数据空标志控制器（Ⅳ）输出任何一个存储器空的标志，会处于两种操作状态，一是非空的存储器正在写入操作数，该存储器同时执行读出操作；二是非空的存储器写入指令过程已结束，正在执行读出操作；若命令运算过程结束，启动使能信号由“1”→“0”，转为存储器1和存储器2都空的状态；3）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，停止存储器读时序控制模块（Ⅲ）的工作，向系统发送写指令允许信号；4）所述存储器数据空标志控制器（Ⅳ）同时输出存储器1空、存储器2空的标志，且命令字及其多操作数写时序控制模块（Ⅱ）再次被系统选中写入命令字，命令字及其多操作数写时序控制模块（Ⅱ）输出写预置脉冲作为浮点操作数读时序控制模块（Ⅲ）的内部时序脉冲发生器的启动信号；所述运算与输出控制模块（Ⅴ）根据操作数类型，对参与运算的第1个操作数进行选通控制，选通配置参与加/减运算的操作数1是来自运算结果还是从操作数存储器（Ⅰ）读出的第1个操作数；运算与输出控制模块（Ⅴ）根据运算符确定进行加法还是减法运算，运算中间结果在存储器读时序控制模块（Ⅲ）发出的结果锁存信号作用下锁存运算结果，并判断运算结果是否异常，如果出现异常，向系统发出IRQ信号，停止存储器读时序控制模块（Ⅲ）的工作；当系统需要读出运算结果时，在系统RD信号的作用下能够读出中间运算结果和命令执行的最终运算结果。