[发明专利]基于FPGA的高速串并转换电路无效
| 申请号： | 201310685028.9 | 申请日： | 2013-12-13 |
| 公开（公告）号： | CN103684473A | 公开（公告）日： | 2014-03-26 |
| 发明（设计）人： | 李洪涛;马义耕;顾陈;朱晓华;陈诚;王超宇 | 申请（专利权）人： | 南京理工大学 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 南京理工大学专利中心 32203 | 代理人： | 朱显国 |
| 地址： | 210094 *** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于FPGA的高速串并转换电路。在低速时钟下，将高速串行数字信号通过基于FPGA的多级延时抽头器和多级接收存储器后，可在一个周期内采集且并行输出多位数字信号。本发明通过FPGA实现，可由低速数字电路完成对高速数字信号的串行转并行处理，降低了系统成本，简化了电路设计，具有较高的性价比。 | ||
| 搜索关键词： | 基于 fpga 高速 转换 电路 | ||
【主权项】：
一种基于FPGA的高速串并转换电路，其特征在于：由多级延时抽头器及多级接收存储器两部分组成，多级延时抽头器由多个延时单元串联组成，多级接收存储器由多个D触发器组成；将高速数字信号输入多级延时抽头器输出多级延时信号，然后各级延时信号分别对应输入多级接收存储器的D触发器，在下一时钟到来时将当前输入D触发器的信号进行存储并输出，由此实现单个时钟内信号的串行转并行，并继续下个时钟周期的数字信号采集。
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