[发明专利]多浮点操作数加/减运算控制器

摘要

一种多浮点操作数加/减运算控制器，包括命令字及操作数写时序控制模块、操作数存储器、操作数读时序控制模块、运算与输出控制模块；该控制器应用FPGA设计硬连接控制电路，控制器被系统选中，在系统第一个WR的作用下发出写时序脉冲，在该时序脉冲控制下写入指令的命令字和操作数，操作数存储在操作数存储器中；写入第一个操作数后，控制器发出读时序脉冲，在该时序脉冲控制下，自主完成指令所规定的运算；写操作数与读操作数进行运算的过程同步进行；最后一个操作数写入后，系统可转去处理其他指令程序；命令执行结束向系统发出信号，系统可以传输新的运算指令；控制器执行加/减运算命令过程中，系统可以读出中间结果和最终运算结果。

主权项

一种多浮点操作数加/减运算控制器，用于实现多个32位符合IEEE754标准的浮点数加或减运算，其特征在于：该控制器包括命令字及操作数写时序控制模块（Ⅰ）、操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）；所述命令字及操作数写时序控制模块（Ⅰ）与操作数存储器（Ⅱ）、操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；所述操作数存储器（Ⅱ）还与操作数读时序控制模块（Ⅲ）、运算与输出控制模块（Ⅳ）连接；所述操作数读时序控制模块（Ⅲ）还与运算与输出控制模块（Ⅳ）连接；所述命令字及操作数写时序控制模块（Ⅰ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括31位命令字和若干个浮点操作数，浮点操作数最多为26个；所述命令字及操作数写时序控制模块（Ⅰ）被系统选中时，启动命令字及操作数写时序控制模块（Ⅰ）工作，内部产生与系统WR信号同步的写时序脉冲序列；在写时序脉冲的控制下，锁存多浮点操作数加/减运算指令的命令字，写入多浮点操作数并予以存储；最后一个浮点操作数被写入存储后，所述命令字及操作数写时序控制模块（Ⅰ）停止工作；所述操作数存储器（Ⅱ）为双端口存储器，一个只写端口，一个只读端口，用于储存命令字及操作数写时序控制模块（Ⅰ）写入的多浮点操作数（下称为操作数）；所述操作数存储器（Ⅱ）的写端口操作数的写入和读端口操作数的读出不存在需要仲裁的情况；所述操作数存储器（Ⅱ）的写端口受命令字及操作数写时序控制模块（Ⅰ）控制，将系统数据总线DB传输的操作数写入操作数存储器（Ⅱ）；读端口受操作数读时序控制模块（Ⅲ）控制，将操作数读出传输到运算与输出控制模块（Ⅳ）；所述操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成操作数从操作数存储器（Ⅱ）中的读出，不需要占用系统总线；在命令字及操作数写时序控制模块（Ⅰ）写入第1个操作数后被启动工作，输出忙信号Busy由“1”→“0”，根据第1个操作数类型，内部产生与系统时钟Clock信号同步的读时序脉冲序列，按顺序将操作数读出参与加或减运算；当参与运算的最后1个操作数读出之后，输出忙信号Busy由“0”→“1”，再经过一个加或减的运算周期，发出一个时钟周期Clock的结果锁存脉冲后，停止操作数读时序控制模块（Ⅲ）的工作；所述运算与输出控制模块（Ⅳ）根据操作数类型，对参与运算的第1个操作数进行选通控制，选通配置操作数1是来自运算结果还是从操作数存储器（Ⅱ）读出的第1个操作数；所述运算与输出控制模块（Ⅳ）根据运算符确定进行加法还是减法运算，锁存运算结果，判断计算结果是否异常；系统能够从运算与输出控制模块（Ⅳ）中读出中间运算结果和运算命令执行的最终运算结果。