[发明专利]一种在FPGA内实现的数字信号产生方法

摘要

本发明提供一种在FPGA内实现的数字信号产生方法，管脚状态、相位、格式是组成数字信号的三部分，三者结合起来产生了待测板所需要的数字激励信号，并通过FPGA外部驱动器送给待测板。每个硬件设备有11种管脚状态、4个相位、5种格式可供所有数字通道选择。采用上述方案，通过简单的相位、管脚状态、格式的设置，每个通道数字信号的波形都可以不同，同一个数字信号在每个时钟内可以多次改变状态，能精确控制信号的时序，因此能灵活的产生待测电路板所需要的各种数字信号。

主权项

一种在FPGA内实现的数字信号产生方法,其特征在于,包括以下步骤:步骤1:FPGA内的信号发生器在激励时钟的控制下，结合管脚状态、相位、格式数据产生数字信号，在测试程序中每个数字通道均通过软件设置其在测试中使用的相位及格式；在每个激励时钟内每个数字通道的管脚状态均通过软件设置；软件中设置的管脚状态、相位、格式数据在测试初始化阶段从计算机通过VXI零槽控制器、VXI总线分别加载到硬件设备上的波形存储器、相位存储器和配置寄存器中，初始化完成后在激励时钟作用下测试开始运行，FPGA中的信号发生器从外部波形存储器中取出管脚状态数据，并译码出其中包含的通道驱动器的开/关状态和输出逻辑电平、检测器开/关状态和通道期望状态；同时信号发生器从配置寄存器中取出相位选择数据，然后从相位存储器中取出选择的相位的有效沿数据和返回沿数据；所述有效沿数据和返回沿数据是相位触发器的延迟值，由激励时钟或系统时钟触发，由一个高速时钟进行计数产生；数字信号在激励时钟开始时首先被赋予一个初始‘0’状态；然后在高速时钟计数到相位的有效沿后，被赋予由管脚状态译码出的驱动器输出逻辑状态，同时产生驱动器开/关状态信号；在高速时钟计数到相位返回沿后，数字信号被赋予格式产生电路产生的某一格式的逻辑状态，直到激励时钟结束；所述格式是由配置寄存器中取出的格式选择数据决定的；在下一个激励时钟开始后，数字信号仍然保持上个时钟结束时格式指定的电平状态，直到相位有效沿才被赋予新的由管脚状态译码出的驱动器输出逻辑状态，在相位返回沿被赋予格式指定的电平状态；循环直到测试 结束，激励时钟结束，数字信号产生结束；步骤2:FPGA内信号发生器产生的待测板所需要的数字激励信号，通过FPGA外部驱动器送给待测板。