[发明专利]一种采用浮栅MOS管的脉冲D型触发器

摘要

本发明公开了一种采用浮栅MOS管的脉冲D型触发器，包括：对时钟信号进行反相延迟的反相器链，它由三个反相器级联构成；两个差动配置的下拉多输入浮栅MOS管，这两个多输入浮栅MOS管的开关状态受时钟信号、该时钟信号的延迟反相信号、数据输入信号及其反相信号的控制，使得数据信号及其反相信号能在时钟信号边沿后的一个很窄的脉冲宽度内被采样；一对交叉耦合的pMOS管，用于锁存差分输出信号；两个输出反相器，用于对两个互补输出端信号进行缓冲。本发明的有益效果是：在结构上更为简单，采用的管子数目较少，速度和功耗更优。并且由于减少了传统下拉MOS管级联网络中串接的管子数，使得本发明可工作于较低的电源电压。

主权项

1.一种采用浮栅MOS管的脉冲D型触发器，其特征在于：包括对时钟信号进行反相延迟的反相器链、一对差动配置的下拉多输入浮栅MOS管、一对交叉耦合的pMOS管和两个输出反相器；所述对时钟信号进行反相延迟的反相器链由反相器串接而成，包括：第一反相器X1、第二反相器X2和第三反相器X3；所述第一反相器X1的输入端接时钟信号clk，该第一反相器X1的输出端接所述第二反相器X2的输入端，该第二反相器X2的输出端接所述第三反相器X3的输入端，该第三反相器X3的输出端形成时钟信号的反相延迟信号节点clkp；所述一对差动配置的下拉多输入浮栅MOS管，包括：第一n型多输入浮栅MOS管m1和第二n型多输入浮栅MOS管m2；所述第一n型多输入浮栅MOS管m1，该管的源极接地，该管的漏极接中间输出端，标记为第一中间输出节点该第一多输入浮栅MOS管m1的4个输入栅极分别接数据输入信号D、所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；所述第二n型多输入浮栅MOS管m2，该管的源极接地，该管的漏极接另一中间输出端，标记为第二中间输出节点Q_m，该第二多输入浮栅MOS管m2的4个输入栅极分别接反相数据输入信号所述时钟信号clk、所述时钟反相延迟信号节点clkp和地；所述一对交叉耦合的pMOS管，包括p型MOS管m3和p型MOS管m4；所述p型MOS管m3，该管的源极接电源V_DD，该管的漏极接所述第一中间输出节点该管的栅极接所述第二中间输出节点Q_m；所述p型MOS管m4，该管的源极接电源V_DD，该管的漏极接所述第二中间输出节点Q_m，该管的栅极接所述第一中间输出节点所述两个输出反相器，包括：第四输出反相器X4和第五输出反相器X5；所述第四输出反相器X4，该第四输出反相器X4的输入端接所述第一中间输出节点该第四输出反相器X4的输出端形成所述D触发器的第一输出信号Q；所述第五输出反相器X5，该第五输出反相器X5的输入端接所述第二中间输出节点Q_m，该第五输出反相器X5的输出端形成所述D触发器的第二输出信号