[发明专利]基于Perl的Verilog网表电路的部分可测性设计自动实现系统及方法

摘要

于Perl的Verilog网表电路的部分可测性设计自动实现系统及方法，涉及数字芯片的可测性领域。为可测性设计人员提供便捷的实现过程，提高电路可测性设计的效率和正确性，增加电路的可测性和可靠性，降低电路的测试成本。自动实现系统包括分析单元、内部可测性设计单元、测试封装设计单元，分析单元用于完成电路结构信息的分析以及用户设定信息的分析，并将分析的结果传递给内部可测性设计单元；内部可测性设计单元用于完成电路内部测试扫描链的设计，将处理后的结果传递给测试封装设计单元；测试封装设计单元用于完成电路测试封装的设计，得到最终的电路部分可测性设计的结果。方法步骤与三个功能模块相一致。用于使用Verilog网表描述的电路的部分可测性设计过程。

主权项

基于Perl的Verilog网表电路的部分可测性设计自动实现系统，其特征在于，它包括：分析单元：用于完成电路结构信息的分析以及用户设定信息的分析，并将分析的结果传递给内部可测性设计单元；内部可测性设计单元：用于完成电路内部测试扫描链的设计，并将处理后的结果传递给测试封装设计单元；测试封装设计单元：用于完成电路测试封装的设计，得到最终的电路部分可测性设计的结果。