[发明专利]互连结构的形成方法在审
申请号: | 201310746414.4 | 申请日: | 2013-12-30 |
公开(公告)号: | CN104752329A | 公开(公告)日: | 2015-07-01 |
发明(设计)人: | 何其暘;张城龙 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 北京集佳知识产权代理有限公司11227 | 代理人: | 骆苏华 |
地址: | 201203 *** | 国省代码: | 上海;31 |
权利要求书: | 暂无信息 | 说明书: | 暂无信息 |
摘要: | 一种互连结构的形成方法,包括提供基底,所述基底具有第一区域和第二区域,第一区域和第二区域具有重合的第三区域;在第三区域的层间介质层表面形成具有叠层结构的掩膜层;以掩膜层为掩膜,采用第一刻蚀工艺,在第一区域的层间介质层内形成第一接触通孔;在第一接触通孔底部和侧壁形成金属层;在第一接触通孔底部形成第一金属硅化物层;采用第二刻蚀工艺,去除部分厚度的掩膜层;以掩膜层为掩膜,采用第三刻蚀工艺,在第二区域的层间介质层内形成第二接触通孔;形成填充满第一接触通孔和第二接触通孔的导电层。本发明中形成第一接触通孔的掩膜层部分被用于形成第二接触通孔的掩膜层,减少了形成掩膜层的工艺步骤,优化了互连结构的形成工艺。 | ||
搜索关键词: | 互连 结构 形成 方法 | ||
【主权项】:
一种互连结构的形成方法,其特征在于,包括:提供基底,所述基底包括衬底和层间介质层,所述基底具有第一区域和第二区域,所述第一区域和第二区域具有重合的第三区域,且所述第二区域的层间介质层内形成有栅极结构;在所述第三区域的层间介质层表面形成具有叠层结构的掩膜层;以所述掩膜层为掩膜,采用第一刻蚀工艺,刻蚀位于掩膜层两侧的第一区域的层间介质层,直至暴露出衬底表面,在第一区域的层间介质层内形成第一接触通孔;在所述第一接触通孔底部和侧壁形成金属层;对所述金属层进行硅化处理,在第一接触通孔底部形成第一金属硅化物层;采用第二刻蚀工艺,去除未进行硅化处理的金属层,同时去除部分厚度的掩膜层;以剩余的掩膜层为掩膜,采用第三刻蚀工艺,刻蚀位于剩余的掩膜层两侧的第二区域的层间介质层,直至暴露出栅极结构的顶部,在第二区域的层间介质层内形成第二接触通孔;形成填充满所述第一接触通孔和第二接触通孔的导电层。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于中芯国际集成电路制造(上海)有限公司,未经中芯国际集成电路制造(上海)有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201310746414.4/,转载请声明来源钻瓜专利网。
- 上一篇:3D闪存的制造方法
- 下一篇:半导体器件及其形成方法
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造