[实用新型]一种加解密数字逻辑电路有效
| 申请号： | 201320068942.4 | 申请日： | 2013-02-06 |
| 公开（公告）号： | CN203104479U | 公开（公告）日： | 2013-07-31 |
| 发明（设计）人： | 姜勇;苏锦秀 | 申请（专利权）人： | 天津光电聚能专用通信设备有限公司 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 天津市北洋有限责任专利代理事务所 12201 | 代理人： | 温国林 |
| 地址： | 300453 天*** | 国省代码： | 天津;12 |
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| 摘要： | 一种加解密数字逻辑电路，本实用新型实现了多个发送设备和终端设备的同时接入，通过多路复用器可以选择任一发送设备和终端设备，实现了对发送设备和终端设备的控制；通过采用128位宽的并行数据接口，实现并行高速率AES流水线的加解密，提高了传输速率和数字信号处理速度。 | ||
| 搜索关键词： | 一种 解密 数字 逻辑电路 | ||
【主权项】：
一种加解密数字逻辑电路，其特征在于，所述电路包括：至少2个第一设备和2个第二设备，加密过程，所述第一设备通过128位数据总线连接多路复用器，MCU控制所述多路复用器，选通其中一路作为所述多路复用器的输出，所述多路复用器的输出端口与FPGA相连接，所述FPGA将第一明文数据转换为第一密文数据，同时将所述第一密文数据转换为128位的第一并行数据并传输至地址译码器；所述MCU通过控制所述地址译码器，将所述第一并行数据传输至所述第二设备；解密过程，所述第二设备通过所述128位数据总线连接所述多路复用器，所述MCU控制所述多路复用器，选通其中一路作为所述多路复用器的输出，所述多路复用器的输出端口与所述FPGA相连接，所述FPGA将第二密文数据转换为第二明文数据，同时将所述第二明文数据转换为128位的第二并行数据并传输至所述地址译码器；所述MCU通过控制所述地址译码器，将所述第二并行数据传输至所述第一设备。
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