[实用新型]一种占空比调整电路

摘要

本实用新型公开了一种占空比调整电路，它包括单级CML_Latch、两级CML_Latch和CML_AND，差分时钟CLK分别与单级CML_Latch和两级CML_Latch的时钟信号输入端相连，差分信号Vin与两级CML_Latch的差分信号输入端相连，两级CML_Latch的差分信号输出端与单级CML_Latch的差分信号输入端相连，CML_AND的第一输入与单级CML_Latch的差分信号输出端相连，CML_AND的第二输入与两级CML_Latch的差分信号输出端相连。本实用新型通过单级CML_Latch、两级CML_Latch和CML_AND便可实现占空比的调整，结构简单；当高电平比低电平周期数多一个时钟周期数的时候，首先通过单级CML_Latch使输出滞后输入半个时钟周期，然后单级CML_Latch的输入和输出经过CML_AND，将高电平的半个周期变为低电平，从而将非50%占空比的信号调整为占空比为50%的信号，实现分频比为奇数时的占空比50%调整，适用范围广。

主权项

一种占空比调整电路，其特征在于：它包括单级电流模逻辑锁存器、两级电流模逻辑锁存器和电流模逻辑与门，差分时钟CLK分别与单级电流模逻辑锁存器和两级电流模逻辑锁存器的时钟信号输入端相连，差分信号Vin与两级电流模逻辑锁存器的差分信号输入端相连，两级电流模逻辑锁存器的差分信号输出端与单级电流模逻辑锁存器的差分信号输入端相连，电流模逻辑与门的第一输入与单级电流模逻辑锁存器的差分信号输出端相连，电流模逻辑与门的第二输入与两级电流模逻辑锁存器的差分信号输出端相连。