[实用新型]全数字域的广播电视激励器有效
| 申请号： | 201320643543.6 | 申请日： | 2013-10-18 |
| 公开（公告）号： | CN203590325U | 公开（公告）日： | 2014-05-07 |
| 发明（设计）人： | 唐柳 | 申请（专利权）人： | 北京同方吉兆科技有限公司 |
| 主分类号： | H04N5/38 | 分类号： | H04N5/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100083 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本实用新型涉及全数字域的广播电视激励器，涉及广播发射技术领域。本实用新型包括依次连接的现场可编程门阵列FPGA、高速数字模拟转换器DAC和滤波放大器。其结构特点是，所述现场可编程门阵列FPGA中包括依次连接的输入码流处理单元、基带编码单元、预校正单元和上变频单元，软核单元对上述各单元分别进行控制。供电模块对各器件供电，存储模块和接口模块分别与现场可编程门阵列FPGA相互连接，时钟模块输出到高速数字模拟转换器DAC。本实用新型具有电路结构简单、集成度高、分离器件少、整体电路体积小、生产调试简单的特点，克服了固有杂散，全数字域正交上变频确保了输出射频信号质量高。 | ||
| 搜索关键词： | 数字 广播电视 激励 | ||
【主权项】：
全数字域的广播电视激励器，它包括依次连接的现场可编程门阵列FPGA（1）、高速数字模拟转换器DAC（2）和滤波放大器（3），其特征在于，所述现场可编程门阵列FPGA（1）中包括依次连接的输入码流处理单元（1.1）、基带编码单元(1.2)、预校正单元（1.3）和上变频单元（1.4），软核单元（1.5）对上述各单元分别进行控制；供电模块（4）对各器件供电，存储模块（5）和接口模块（6）分别与现场可编程门阵列FPGA（1）相互连接，时钟模块（7）输出到高速数字模拟转换器DAC（2）。
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