[发明专利]非易失性电荷俘获存储器件和逻辑CMOS器件的集成有效
| 申请号： | 201380016420.2 | 申请日： | 2013-03-18 |
| 公开（公告）号： | CN104350603B | 公开（公告）日： | 2017-09-15 |
| 发明（设计）人： | 克里希纳斯瓦米·库马尔;斐德列克·杰能;赛格·利维 | 申请（专利权）人： | 赛普拉斯半导体公司 |
| 主分类号： | H01L29/792 | 分类号： | H01L29/792 |
| 代理公司： | 北京安信方达知识产权代理有限公司11262 | 代理人： | 张瑞,郑霞 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 描述了将非易失性存储器件集成到逻辑MOS流中的方法的实施例。一般而言，所述方法包括在衬底的第一区域中，由覆盖衬底的表面的半导体材料形成存储器件的沟道，沟道连接存储器件的源极和漏极；在相邻于沟道的多个表面的沟道上方形成电荷俘获介质堆栈，其中，电荷俘获介质堆栈包括在隧穿层上方的电荷俘获层上的阻挡层；以及在衬底的第二区域上方形成MOS器件。 | ||
| 搜索关键词： | 非易失性 电荷 俘获 存储 器件 逻辑 cmos 集成 | ||
【主权项】：
一种制造半导体器件的方法，包括：在衬底的第一区域，由覆盖所述衬底的表面的半导体材料形成存储器件的沟道，所述沟道连接所述存储器件的源极和漏极；在相邻于所述沟道的多个表面的所述沟道上方，形成电荷俘获介质堆栈，其中形成所述电荷俘获介质堆栈包括：在所述沟道上方形成隧穿层；在所述隧穿层上方形成下部电荷俘获层；通过所述下部电荷俘获层的一部分的自由基氧化在所述下部电荷俘获层上方形成抗隧穿层；在所述抗隧穿层上方形成上部电荷俘获层；以及在所述上部电荷俘获层上形成阻挡层；在所述衬底的第二区域上方，形成MOS器件；执行热氧化以同时形成所述MOS器件的栅极介电层并且热再氧化所述阻挡层；以及执行氮化工艺以同时氮化所述栅极介电层和所述阻挡层。
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