[发明专利]层叠体、导电性图案、电路及层叠体的制造方法有效
| 申请号： | 201380017582.8 | 申请日： | 2013-03-28 |
| 公开（公告）号： | CN104203561A | 公开（公告）日： | 2014-12-10 |
| 发明（设计）人： | 富士川亘;齐藤公惠;村川昭;白发润 | 申请（专利权）人： | DIC株式会社 |
| 主分类号： | B32B7/02 | 分类号： | B32B7/02;C23C26/00;H05K3/18 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 蒋亭 |
| 地址： | 日本国*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明所要解决的课题在于，提供包含支撑体的层与包含导电性物质的导电层与镀敷层的各界面的密合性优异的导电性图案等层叠体。本发明涉及层叠体、导电性图案及电路，所述层叠体的特征在于：其是至少具有支撑体层(I)、导电层(II)和镀敷层(III)的层叠体，上述导电层(II)具有经氧化的表面，且上述镀敷层(III)层叠于上述导电层(II)的经氧化的表面。 | ||
| 搜索关键词： | 层叠 导电性 图案 电路 制造 方法 | ||
【主权项】：
一种层叠体，其特征在于，其是至少具有支撑体层(I)、导电层(II)和镀敷层(III)的层叠体，其中，所述导电层(II)具有经氧化的表面，且所述镀敷层(III)层叠于所述导电层(II)的经氧化的表面。
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