[发明专利]异步信号同步电路

摘要

本发明公开了一种异步信号同步电路，包括一输入逻辑单元，其包括，一第一D触发器，一第一与门，一或门，一非门；一输出逻辑单元，其包括，一第二D触发器，一第三D触发器，一第二与门。输入逻辑单元用于锁存输入异步脉冲信号和第一D触发器的输出信号，将第一D触发器的输出信号反馈到输入端，使第一D触发器的输出一直有效，直到被第二D触发器采样到；并在反馈信号的控制下清除原来锁存的输入脉冲信号，准备下一次输入脉冲信号的接收；输出逻辑单元用于将锁存的输入异步脉冲信号经过两级D触发器打拍，产生输出时钟域时钟宽度的输出脉冲信号，消除亚稳态。本发明不仅能完成异步信号的同步，而且能防止信号在同步过程中出现亚稳态。

主权项

一种异步信号同步电路，其特征在于，包括：一输入逻辑单元，其包括一第一D触发器，一第一与门，一或门，一非门；所述第一D触发器的输入端D端与所述第一与门的输出端相连接；所述第一D触发器的时钟端输入输入时钟域时钟CLKA；第一D触发器的输出端Q端与所述或门的一输入端相连接；该或门的另一输入端输入要处理的跨时钟域的输入异步脉冲信号；所述或门的输出端与所述第一与门的一输入端相连接；该第一与门的另一输入端与所述非门的输出端相连接；一输出逻辑单元，其包括：一第二D触发器，一第三D触发器，一第二与门；所述第二D触发器的输入端D端与所述第一D触发器的输出端Q端相连接；所述第二D触发器的输出端Q端与所述第三D触发器的输入端D端和所述输入逻辑单元中的非门的输入端相连接；所述第三D触发器的输出端Q端与所述第二与门的一输入端相连接；该第二与门的另一输入端与所述输入逻辑单元中的非门的输出端连接；所述第二与门的输出端输出经过同步处理的输出脉冲信号；所述第二D触发器和第三D触发器的时钟端输入输出时钟域的时钟CLKB；支持任意频率输入时钟域时钟CLKA以及任意频率的输出时钟域时钟CLKB信号同步，且对于输入时钟域时钟CLKA和输出时钟域时钟CLKB的相位关系没有要求。