[发明专利]一种双精度浮点数除法器的设计方法及除法器

摘要

一种双精度浮点数除法器的设计方法及除法器。方法有第一阶段，采用最小最大二次多项式逼近算法计算倒数函数1/X的种子值Rf，基中，X为除数的53位尾数部分；第二阶段，基于硬件复用方法的两次Goldschmidt迭代，得到最终精确的结果。除法器，包括有用于计算倒数函数1/X的种子值Rf的第一部分和与所述的第一部分的输出相连的用于计算最终精确结果的第二部分。本发明是一种高性能、地面积开销的除法器，通过硬件复用方法，在性能减低很小的情况下可或者很大的面积优势，尤其适用于对面积要求严格的嵌入式微处理器领域。

主权项

一种双精度浮点数除法器，其特征在于，包括有用于计算倒数函数1/X的种子值Rf的第一部分和与所述的第一部分的输出相连的用于计算最终精确结果的第二部分，其中，第一部分包括：寄存器(1)，分别存放53位尾数X的高位部分X1、中间部分X2和低位部分X3；第一查找表(2)、第二查找表(3)和第三查找表(4)，分别连接所述寄存器(1)的高位部分X1的输出端；第一Booth编码器(5)，输入端连接所述寄存器(1)的中间部分X2，用于对中间部分X2进行重新编码；专用平方单元(6)，输入端连接所述寄存器(1)的中间部分X2，用于求取中间部分X2的平方值；第二Booth编码器(7)，输入端连接所述专用平方单元(6)输出端，用于对求出的平方值进行重新编码；第一部分积产生单元(8)，分别连接第二查找表(3)和第一Booth编码器(5)的输出端，用于产生C1X2的9个部分积，其中，C1为系数；第二部分积产生单元(9)，分别连接第三查找表(4)和第二Booth编码器(7)的输出端，用于产生C2X22的6个部分积，其中，C2为系数；第一级进位保存加法器单元，分别连接第一查找表(2)、第一部分积产生单元(8)和第二部分积产生单元(9)的输出端，用于产生第一级的CARRY和SUM项；第二级进位保存加法器单元，连接第一级进位保存加法器单元的输出端，用于产生第二级的CARRY和SUM项；第三级进位保存加法器(16)，连接第二级进位保存加法器单元用于产生第三级的CARRY和SUM项；超前进位加法器(17)，连接第三级进位保存加法器单元的输出端，用于计算得到种子值Rf；第二部分包括：第一多路选择器(18)，分别连接外部控制信号sel、补码器(24)的输出和第一部分输出的种子值Rf，用于根据外部控制信号sel，选择补码器(24)的输出信号和第一部分输出的种子值Rf两个信号中的一个；第二多路选择器(19)，分别连接外部控制信号sel、补码器(24)的输出和第一部分输出的种子值Rf，用于根据外部控制信号sel，选择补码器(24)的输出信号和第一部分输出的种子值Rf两个信号中的一个；第三多路选择器(20)，分别连接外部控制信号sel、53位尾数X的输出信号以及第一乘法器(22)的输出端，用于根据外部控制信号sel，选择53位尾数X的输出信号和第一乘法器(22)的输出信号中的一个；第四多路选择器(21)，分别连接外部控制信号sel、被除数的尾数部分Y的输出信号以及第二乘法器(23)的输出端，用于根据外部控制信号sel，选择被除数的尾数部分Y的输出信号和第二乘法器(23)的输出信号中的一个；第一乘法器(22)，分别连接第一多路选择器(18)和第三多路选择器(20)的输出端，用于对该两路输出进行相乘；第二乘法器(23)，分别连接第二多路选择器(19)和第四多路选择器(21)的输出端，用于对该两路输出进行相乘，同时输出最终结果；补码器(24)，连接第一乘法器(22)的输出端，用于对第一乘法器(22)的输出结果求补。