[发明专利]一种行集成电路

摘要

一种行集成电路设有晶体管T1、晶体管T1a、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3。该行集成电路采用单负电源结构、避免采用传统的以二极管连接的晶体管作为反向器，采用新型的反向器结构，并且实现由输出级上拉管进行充放电，能够减小输出级下拉管的器件尺寸，具有电路结构简单、功耗低、器件尺寸小的特点。

主权项

一种行集成电路，其特征在于：设有晶体管T1、晶体管T1a 、晶体管T2、晶体管T2a、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容C1、电容C2和电容C3；晶体管T1栅极、晶体管T1a栅极与时钟信号CLK2连接，晶体管T1漏极与Cout(n‑1)连接，晶体管T1源极、晶体管T1a漏极与晶体管T9源极连接，晶体管T1a源极、晶体管T5栅极、晶体管T7栅极与电容C1的一端连接，晶体管T9栅极、电容C1的另一端、晶体管T5源极与晶体管T6漏极连接，信号Cout(N) 的引出端与晶体管T6漏极连接，晶体管T9漏极、晶体管T5漏极、晶体管T7漏极与时钟信号CLK3连接，晶体管T7源极与晶体管T8漏极连接，本级的行驱动输出信号Out(N) 与晶体管T8漏极连接；晶体管T2漏极接Vdd，晶体管T2栅极、晶体管T2a栅极与信号Cout(n+3)连接，晶体管T2源极与晶体管T2a漏极连接，晶体管T2a源极、晶体管T3漏极、晶体管T3栅极、电容C3一端、电容C2一端、晶体管T6栅极与晶体管T8栅极连接，电容C3另一端与时钟信号CLK1连接，晶体管T3源极与晶体管T4漏极连接，晶体管T4栅极与信号 Cout(n‑3)连接，晶体管T4源极、电容C2另一端、晶体管T6源极、晶体管T8源极与Vss连接。