[发明专利]一种静态随机存取存储器时序控制电路

摘要

本发明公开了一种静态随机存取存储器时序控制电路，包括放大器控制电路、译码控制电路和预充控制电路，其中，预充控制电路由第一反相器、第二反相器、第三反相器以及三输入或非门构成；译码控制电路由第四反相器、第五反相器、第六反相器以及第一与非门构成；放大器控制电路由第七反相器、第八反相器、第九反相器以及第二与非门构成。该电路简单有效，易实现，在各种架构的SRAM中具有通用性。

主权项

一种静态随机存取存储器时序控制电路，其特征在于，包括放大器控制电路(101)、译码控制电路(102)和预充控制电路(103)，其中：放大器控制电路(101)用于控制静态随机存取存储器中灵敏放大器的开启或者关断，由第七反相器(116)、第八反相器(117)、第九反相器(118)以及第二与非门(110)构成，其中，第七反相器(116)的输出端接第八反相器(117)的输入端，第八反相器(117)的输出端接第二与非门(110)的输入端，第二与非门(110)的输出端接第九反相器(118)的输入端；译码控制电路(102)用于控制静态随机存取存储器中行译码电路的开启或者关断，由第四反相器(113)、第五反相器(114)、第六反相器(115)以及第一与非门(109)构成，其中，第四反相器(113)的输出端接第五反相器(114)的输入端，第五反相器(114)的输出端接第一与非门(109)的输入端，第一与非门(109)的输出端接第六反相器(115)的输入端；预充控制电路(103)用于控制静态随机存取存储器中预充电路的开启或者关断，由第一反相器(110)、第二反相器(111)、第三反相器(112)以及三输入或非门(108)构成，其中，第一反相器(110)的输出端接第二反相器(111)的输入端，第二反相器(111)的输出端接三输入或非门(108)的输入端，三输入或非门(108)的输出端接第三反相器(112)的输入端；所述放大器控制电路(101)、所述译码控制电路(102)和所述预充控制电路(103)具有一个共同的输入脉冲信号(104)，该输入脉冲信号(104)受时钟信号控制；所述放大器控制电路(101)的另外一个输入信号是译码控制电路(102)输出的行译码电路使能信号(106)，行译码电路使能信号(106)经过第七反相器(116)和第八反相器(117)延时后连接第二与非门(110)的输入端，脉冲信号(104)直接连接到第二与非门(110)的输入端，第二与非门(110)的输出端信号经第九反相器(118)驱动后输出灵敏放大器使能信号(105)；所述译码控制电路(102)的另外一个输入信号是预充控制电路(103)输出的预充电路使能信号(107)，预充电路使能信号(107)经过第四反相器(113)和第五反相器(114)延时后连接第一与非门(109)的输入端，脉冲信号(104)直接连接第一与非门(109)的输入端，第一与非门(109)的输出端信号经第六反相器(115)驱动后输出行译码电路使能信号(106)；所述预充控制电路(103)的另外两个输入信号分别是译码控制电路(102)输出的行译码电路使能信号(106)和放大器控制电路(101)输出的灵敏放大器使能信号(105)，灵敏放大器使能信号(105)通过第一反相器(110)和第二反相器(111)延时后连接或非门(108)的输入端，脉冲信号(104)和行译码电路使能信号(106)直接连接或非门(108)的输入端，或非门(108)的输出端信号经第三反相器(112)驱动后输出预充电路使能信号(107)。