[发明专利]使用单时钟信号的静态信号值存储电路

摘要

本发明涉及一种使用单时钟信号的静态信号值存储电路。提供包括第一晶体管堆栈、第二晶体管堆栈与第三晶体管堆栈的信号值存储电路。信号值存储电路由单时钟信号控制。保持晶体管与阻绝晶体管准许信号值存储电路的静态操作——即可停止时钟信号而不丢失状态，并防止电路内发生竞争。

主权项

1.一种信号值存储电路，包括：信号输入，用于接收输入信号值；信号输出，用于输出输出信号值；时钟信号输入，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；第一晶体管堆栈，所述第一晶体管堆栈被耦接至所述信号输入与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平；第二晶体管堆栈，所述第二晶体管堆栈被耦接至所述主节点与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点驱动至充电信号水平，并在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一个：(i)如果所述主节点信号具有第一信号水平，则将所述辅助节点放电至放电信号水平；以及(ii)如果所述主节点信号具有第二信号水平，则不将所述辅助节点放电；第三晶体管堆栈，所述第三晶体管堆栈被耦接至所述辅助节点、所述时钟信号输入以及所述信号输出，并且所述第三晶体管堆栈被配置为在所述时钟信号具有所述第二时钟信号水平时，将所述输出信号值根据以下情况中的一种来驱动：(i)如果所述辅助节点位于所述充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果所述辅助节点位于所述放电信号水平处，则驱动至第二输出信号水平；辅助节点保持晶体管，所述辅助节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述主节点信号具有所述第二信号水平时，驱动所述辅助节点以维持所述充电信号水平；以及(ii)在所述主节点信号具有所述第一信号水平时，不驱动所述辅助节点；以及第一主节点保持晶体管，所述第一主节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述辅助节点位于所述放电信号水平处时，驱动所述主节点以维持所述第一信号水平；以及(ii)在所述辅助节点信号位于所述充电信号水平处时，不驱动所述主节点。