[发明专利]一种基于FPGA的高带宽以太网IP核

摘要

本发明开发设计出了一种基于FPGA的以太网IP核，解决了嵌入式应用领域中千兆以太网实时数据传输过程中通信速率均值不高的问题，使其能够更加方便地应用在大数据量高带宽的以太网传输通信领域。该基于FPGA的高带宽以太网IP核，包括接收模块，用于接收网络数据，实时检测以太网帧头起始字节，在确认接收到以太网帧头后，开始接收整个以太网帧，并对接收到的以太网帧的协议类型进行判别，将接收到的以太网帧分为ARP数据帧和以太网数据帧，分别放在两个不同的缓存区；ARP帧处理模块；以太网数据帧处理模块；发送模块，设置有多个双端口的FIFO，其中至少一个接口对应于所述ARP帧处理模块回复的响应帧。

主权项

一种基于FPGA的高带宽以太网IP核，其中FPGA采用RGMII接口与一物理层PHY芯片通信连接，物理层以上的协议全部在FPGA内部实现；其特征在于，该以太网IP核包括：接收模块，用于接收网络数据，实时检测以太网帧头起始字节，在确认接收到以太网帧头后，开始接收整个以太网帧，并对接收到的以太网帧的协议类型进行判别，将接收到的以太网帧分为ARP数据帧和以太网数据帧，分别放在两个不同的缓存区，记为ARP_RX_RAM和ETHENT_RX_RAM；ARP帧处理模块，用于对所述ARP数据帧进行处理；以太网数据帧处理模块，用于对所述以太网数据帧进行处理，即判别其协议具体类型和整帧长度，进行以太网数据帧头校验位和帧尾部CRC校验位的计算，若计算得出帧头校验位或者CRC校验位错误，则丢弃该数据帧，否则将该帧存入缓存区ETHENT_REC_RAM；发送模块，设置有多个双端口的FIFO，用以分别缓存不同接口发来的数据，其中至少一个接口对应于所述ARP帧处理模块回复的响应帧；然后判别各个双端口的FIFO的状态以及是否写入完毕，按照写入完毕的顺序依次发送各个双端口的FIFO中的数据；通过以太网接口向外发送以太网帧时，采用流水线作业的编程机制，分别进行待发送以太网帧的帧头的校验计算、UDP帧校验的计算，以及CRC校验码的计算；在CRC校验的计算中，采用CRC32的循环校验码计算模块生成每个待发送以太网帧的CRC校验码在每个待发送以太网帧的帧尾部输出。