[发明专利]多重图案化掩模设计的掩模位移电阻-电感方法及执行方法有效
| 申请号： | 201410163233.3 | 申请日： | 2014-04-22 |
| 公开（公告）号： | CN104850672B | 公开（公告）日： | 2019-07-05 |
| 发明（设计）人： | 周志政;刘得佑;苏哿颖;李宪信 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;G06F9/455 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;孙征 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻‑电感方法及执行方法。 | ||
| 搜索关键词： | 多重 图案 化掩模 设计 位移 电阻 电感 方法 执行 | ||
【主权项】：
1.一种用于设计半导体器件的方法，包括：提供集成电路设计的布局；通过处理器由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；生成技术文件，包括：作为图案之间的间隔的函数的所述布局中的所述图案的电阻；以及所述电阻对所述间隔的改变的电阻灵敏度；使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真，从所述技术文件得到所述电阻；以及通过将一个掩模位移和相应的一个电阻灵敏度的乘积与所述电阻相加，使用所述电阻和一个掩模位移来计算新电阻，其中，使用以下方程执行计算所述新电阻的步骤：R＝R0+Scx*(±Δx)+Scy*(±Δy)+Scz*(±Δz)其中，R是所述新电阻，R0是没有任何掩模位移时的电阻；其中，Scx是所述电阻对x方向上的掩模位移的灵敏度，其中，Scy是所述电阻对y方向上的掩模位移的灵敏度，其中，Scz是所述电阻对z方向上的掩模位移的灵敏度；其中，Δx是所述x方向上的掩模位移，Δy是所述y方向上的掩模位移，且Δz是所述z方向上的掩模位移。
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