[发明专利]三维叠层半导体结构及其制造方法

摘要

本发明公开了一种三维叠层半导体结构及其制造方法。该制造方法中，形成一复合层于一基板上，且复合层包括多个第一介电层和多个第二介电层交替叠层而成；之后，图案化复合层以形成多个第一图案化叠层和多个间距于第一图案化叠层之间，第一图案化叠层其中之一具有一宽度F0，间距其中之一具有一宽度Fs。一实施例中，宽度F0等于或大于2倍的宽度Fs。接着，移除第一图案化叠层其中之一的部份第二介电层，以于第一图案化叠层中形成多个第一空腔。之后，填充第一导体于第一图案化叠层的第一空腔内。

主权项

一种三维叠层半导体结构的制造方法，包括：形成一复合层(a multi‑layer)于一基板上，该复合层包括多个第一介电层(first dielectric layers)和多个第二介电层(second dielectric layers)交替叠层而成；图案化该复合层以形成多个第一图案化叠层(first patterned stacks)和多个间距(spaces)于这些第一图案化叠层之间，这些第一图案化叠层其中之一具有一宽度F0，这些间距其中之一具有一宽度Fs，该宽度F0等于或大于2倍的该宽度Fs；移除这些第一图案化叠层其中之一的部份这些第二介电层，以于该第一图案化叠层中形成多个第一空腔(first cavities)；填充第一导体(first conductors)于该第一图案化叠层的这些第一空腔内；形成一电荷捕捉层于这些间距其中之一而为一衬里；和形成多条位线于这些第一图案化叠层上并沉积至这些间距内，以电性连接这些间距内的该电荷捕捉层，其中这些第一图案化叠层是沿一第一方向延伸，这些位线是沿一第二方向延伸，该第二方向是与该第一方向垂直。