[发明专利]集成电路及形成集成电路的方法有效
| 申请号： | 201410235335.1 | 申请日： | 2014-05-29 |
| 公开（公告）号： | CN105226044B | 公开（公告）日： | 2018-12-18 |
| 发明（设计）人： | 周志飚;吴少慧;古其发 | 申请（专利权）人： | 联华电子股份有限公司 |
| 主分类号： | H01L23/522 | 分类号： | H01L23/522;H01L21/768;H01L21/02 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 陈小雯 |
| 地址： | 中国台湾新竹*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明公开一种集成电路及形成集成电路的方法。该集成电路包含一电容以及一无感电阻。一基底具有一电容区以及一电阻区。一图案化堆叠结构由下至上具有一底导电层、一绝缘层以及一顶导电层，夹置于依序设置于基底上的一第一介电层以及一第二介电层之间。一第一金属插塞以及一第二金属插塞分别接触电容区的顶导电层以及底导电层，因而使在电容区中的图案化堆叠结构构成电容。一第三金属插塞以及一第四金属插塞分别接触电阻区的底导电层以及顶导电层，且一第五金属插塞同时接触电阻区的底导电层以及顶导电层，因而使在电阻区中的图案化堆叠结构构成无感电阻。 | ||
| 搜索关键词： | 集成电路 形成 方法 | ||
【主权项】：
1.一种集成电路，包含电容以及无感电阻，并还包含有：基底，具有电容区以及电阻区；第一介电层以及第二介电层，依序设置于该基底上；图案化堆叠结构，位于该电容区以及该电阻区，由下至上具有底导电层、绝缘层以及顶导电层，夹置于该第一介电层以及该第二介电层之间；第一金属插塞以及第二金属插塞，设置于该第二介电层中并分别接触该电容区的该顶导电层以及该底导电层，因而使在该电容区中的该图案化堆叠结构构成该电容；以及第三金属插塞以及第四金属插塞设置于该第二介电层中并分别接触该电阻区的该底导电层以及该顶导电层，且一第五金属插塞设置于该第二介电层中并同时接触该电阻区的该底导电层以及该顶导电层，因而使在该电阻区中的该图案化堆叠结构构成该无感电阻；其中该底导电层与该顶导电层具有相同图案，该顶导电层与该底导电层的电流方向相反且大小相等。
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