[发明专利]一种提高闪存器件耦合率的方法在审
| 申请号： | 201410273935.7 | 申请日： | 2014-06-18 |
| 公开（公告）号： | CN105206578A | 公开（公告）日： | 2015-12-30 |
| 发明（设计）人： | 殷冠华;陈广龙;刘政红 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/8247 | 分类号： | H01L21/8247;H01L21/28;H01L27/115;H01L29/788 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 吴俊 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种提高闪存器件耦合率的方法，在基于浅槽嵌壁工艺的闪存器件制备中，通过依次采用湿法刻蚀和干法刻蚀的工艺来讲衬底中的浮栅进行暴露，不仅可以有效避免在刻蚀过程中对隧穿氧化层造成的损伤，同时还尽可能的暴露出更多的浮栅侧壁，有利于提高后续沉积ONO介质层的覆盖面积，进而带来闪存器件耦合率的提升，提升器件性能。本发明制程变动小，实现成本较低，试用范围广。 | ||
| 搜索关键词： | 一种 提高 闪存 器件 耦合 方法 | ||
【主权项】：
一种提高闪存器件耦合率的方法，其特征在于，包括如下步骤： 提供一待制备的半导体结构，所述半导体结构包括一具有AA区及STI结构的衬底； 相邻所述STI结构的衬底中设置有栅极，且所述栅极的两侧嵌入设置于所述STI结构中； 依次采用第一刻蚀工艺和第二刻蚀工艺将所述栅极完全予以暴露，作为闪存器件的浮栅； 沉积介质层及控制栅的形成工艺。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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