[发明专利]一种高速信号中提取比特同步时钟的电路

摘要

本发明有关一种高速信号中提取比特同步时钟电路，其特征在于包括检测电路、产生8路相位同频时钟电路、选择器电路，检测电路、产生8路相位同频时钟电路分别与选择器电路连接。一种高速串行信号中提取比特同步时钟电路，能够简单、快速、准确地实现从串行信号提取比特同步时钟。本发明方法包括检测高速串行信号的高低电平跳变，从8种不同相位的时钟中选择最适合的时钟。检测电路包括检测高速串行信号的边沿电路、计算最适合的相位时钟电路。

主权项

一种高速信号中提取比特同步时钟的电路，其特征在于：其包括检测电路、产生8路相位同频时钟电路、选择器电路，所述检测电路、产生8路相位同频时钟电路分别与选择器电路连接； 产生8路相位同频时钟电路包括： 系统时钟产生器：采用锁相环产生8倍于高速串行信号的时钟； 时钟发生器：产生8个不同相位的同频时钟；选择器电路包括： 检测模块，检测高速串行信号边沿，计算出最适合的相位时钟；重定向输出，根据计算所得数据，选择输出时钟；错误检测，检测到高速串行信号有干扰脉冲时，清除重新同步； 所述高速信号中提取比特同步时钟的电路的检测方法有下列步骤： A：高速时钟产生恢复时钟同频的不同相位的8个同频时钟，供输出选择； B：检测高速串行信号边沿，计算出最适合的相位时钟，得到精确的比特同步时钟；所述步骤B包括：B1：检测高速串行信号，当信号极性有变化时，则写入“1”到8位数组寄存器中，如果没有则写入“0”；下一个数据周期极性没有变化，数据中的相应位仍然保持为1，这样可以避开高速串行信号连”0”和连”1”的情况；B2：检测电路对所述的8位数组寄存器进行分析，把8位数组寄存器组成一个环状，其中为“1”的位表示数据有跳变的位置，选择数组为“0”的位中最中间的一位，该位对应的时钟相位就是离数据比特间隔中心最近的相位，该时钟通过数据选择器输出到下一级电路，实现比特同步。