[发明专利]一种基于测控数传一体化应答机统一时钟域实现方法

摘要

一种基于测控数传一体化应答机统一时钟域实现方法，在FPGA中实现，采用全数字同源设计，利用指令识别及控制、复位控制、整数分频计数器、高精度的累加寄存器与定时清零、不定时清零相结合的方式，产生了扩频传输模式时钟clkkp，高速数据传输模式时钟clkk1，高速数据传输模式时钟clkk2，以及在高速数据传输速率K1bps模式与K2bps模式下组帧所用时钟clkk3和clkk4，实现了全数字化的高速数据与测控信号的一体化融合设计，保证了测量精度。

主权项

一种基于测控数传一体化应答机统一时钟域实现方法，其特征在于：包括指令识别阶段、测量脉冲生成阶段、复位信号生成阶段、下行发送速率时钟生成阶段、组帧时钟生成阶段，所述指令识别阶段如下：(1)应答机接收并依次读取外部4条指令线包括低速扩频指令、高速数据传输指令、高速K1bps传输速率指令和高速K2bps传输速率指令，当每个指令线为高并持续时长大于等于60ms时，应答机工作在相对应的工作模式下；(2)根据步骤(1)读取的外部4条指令线，生成下行工作模式控制信号down_state；下行工作模式控制信号down_state为2bit的std_logic_vector型无符号整数，当步骤(1)读取到低速扩频指令时，表示接收到的为低速指令，设置down_state的值为01；当步骤(1)读取到高速数据传输指令时，设置down_state(1)的值为'1'；当步骤(1)读取到高速K1bps传输速率指令时，设置down_state的值为10，down_state(0)的值为'0'；当步骤(1)读取到高速K2bps传输速率指令时，设置down_state的值为11，down_state(0)的值为'1'；所述测量脉冲生成阶段如下：(3)由系统时钟clksys做为触发信号生成1Hz的2n分频时钟,n＝0,1,2,3,……,N‑1,N为大于等于零的整数；(4)设系统时钟频率为M，使用计数器M1对步骤(3)产生的2n分频时钟进行累加计数，当分频计数器M1＝K/2n时产生频率为2nHz的时钟信号clk2nHz；(5)使用计数器M2对步骤(4)产生的clk2nHz进行累加计数，当计数器M2＝2n‑1时产生0.5秒的时钟信号clk2pps，0.5秒的时钟信号clk2pps频率为2Hz；(6)使用计数器M3对步骤(5)产生的clk2pps进行累加计数，当计数器M3＝2时产生1秒的时钟信号clk1s，1秒的时钟信号clk1s频率为1Hz；(7)使用系统时钟触发，取步骤(4)产生的时钟信号clk2nHz的上升沿，得到间隔为2nHz，高电平宽度为一个系统时钟周期的脉冲信号Pulse_2n；(8)使用系统时钟触发，取步骤(5)产生的0.5秒时钟信号clk2pps的上升沿，得到间隔为0.5秒，高电平宽度为一个系统时钟周期的脉冲信号Pulse_2pps；(9)使用系统时钟触发，取步骤(6)产生的1秒时钟信号clk1s的上升沿，得到间隔为1秒，高电平宽度为一个系统时钟周期的脉冲信号Pulse_1s；所述的复位信号生成阶段如下：(10)当上电复位信号reset的值为'0'时，初始化复位信号rst1_sig的值为'1'，用比系统时钟clksys宽5‑10个整数倍周期的脉冲信号对步骤(2)的下行工作模式控制信号down_state进行采样，比较前一采样时刻和后一采样时刻的采样值是否相等，若不相等则使rst1_sig的值为'0'，即产生复位信号；若二者的值相等则使rst1_sig的值为'1'，即不产生复位信号；(11)将步骤(7)产生的脉冲信号Pulse_2n信号作为使能信号产生rst2_sig，当上电复位信号reset的值为’0’时，给信号rst2_sig赋值’1’，即不产生复位信号；当Pulse_2n的值为’1’时，给信号rst2_sig赋值’0’即产生复位信号；(12)将步骤(9)产生脉冲信号脉冲信号Pulse_1s信号作为使能信号产生rst3_sig，当上电复位信号reset的值为’0’时，给信号rst3_sig赋值’1’即不产生复位信号；当Pulse_1s的值为’1’时，给信号rst3_sig赋值’0’即产生复位信号；所述下行发送速率时钟生成阶段如下：(13)当上电复位信号reset的值为’0’或者步骤(11)产生的rst2_sig信号的值为’0’时，初始化第一累加寄存器accum_kp的值为0；当上电复位信号reset的值为’1’，且系统时钟clksys的上升沿到来时，将第一累加寄存器accum_kp与常数conkp相加后更新第一累加寄存器accum_kp的值，则accum_kp输出的最高位即为扩频码钟clkkp；(14)当上电复位信号reset的值为’0’或者rst1_sig的值为’0’或者rst2_sig的值为’0’时，初始化第二累加寄存器accum_k的值为0；当步骤(2)的下行工作模式控制信号down_state的值等于”10”时，用系统时钟clksys上升沿触发第二累加寄存器accum_k与常数conk1相加后更新第二累加寄存器accum_k的值；当步骤(2)的下行工作模式控制信号down_state的值等于”11”时，用系统时钟clksys上升沿触发第二累加寄存器accum_k与常数conk2相加后更新第二累加寄存器accum_k的值，accum_k输出的最高位即为扩频码钟clkk1或clkk2；所述组帧时钟生成阶段如下：(15)使用上电复位信号reset与rst3_sig的低电平对分频计数器M3进行复位，当步骤(2)的下行工作模式控制信号down_state的值等于”11”时，用系统时钟clksys的上升沿触发对步骤(14)的时钟clkk1计数，分频产生编码所用时钟clkk3；当步骤(2)的下行工作模式控制信号down_state的值等于”10”时，用系统时钟clksys的上升沿触发对时钟clkk2计数，分频产生编码所用时钟clkk4。