[发明专利]一种回差可调的滞回逻辑实现方法及实现装置有效
申请号: | 201410324712.9 | 申请日: | 2014-07-09 |
公开(公告)号: | CN104101365A | 公开(公告)日: | 2014-10-15 |
发明(设计)人: | 吴小锋 | 申请(专利权)人: | 江西省智成测控技术研究所有限责任公司 |
主分类号: | G01D3/032 | 分类号: | G01D3/032 |
代理公司: | 江西省专利事务所 36100 | 代理人: | 张文 |
地址: | 330029 江西*** | 国省代码: | 江西;36 |
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摘要: | 本发明公开了一种回差可调的滞回逻辑实现方法及实现装置,该实现装置包括增量式编码器,上电复位器,N位波段开关和回差可调的滞回逻辑电路,滞回逻辑电路由时钟发生器、判向状态机、回差双向计数器、比较器、译码器、D触发器Q1、D触发器Q2组成。该装置接收增量式编码器输出的增量脉冲,并对其进行逻辑变换后输出增量脉冲,与输入增量脉冲相比输出增量脉冲的分辨率、频率和占空比等特性均与输入增量脉冲特性一致,但输出增量脉冲具有滞回特性,其回差可根据预置回差值调整。增量脉冲的滞回特性可消除信号的跳动,增加测量数据的稳定性,可应用于车速测量和位置测量等领域。 | ||
搜索关键词: | 一种 可调 逻辑 实现 方法 装置 | ||
【主权项】:
一种回差可调的滞回逻辑实现方法,其特征在于:A.时钟发生器接收来自增量式编码器的两个增量脉冲信号A_IN和B_IN,时钟发生器在A_IN或B_IN的每一个跳变时刻能触发时钟发生器产生一个周期的同步时钟信号clk;同步时钟信号clk分别输出到判向状态机、回差双向计数器、比较器、译码器、D触发器Q1和D触发器Q2,作为它们各自的同步时钟;B.判向状态机接收来自增量式编码器的两个增量脉冲信号A_IN和B_IN和来自上电复位器的复位信号RST_IN,在同步时钟信号clk的下降沿触发下输出当前方向信号cur_dir;假设信号高电平用‘1’表示,低电平为‘0’表示,判向状态机所有状态有A、B、C、D四种状态值,则判向状态机状态转移规则为:a.若复位信号RST_IN为1,增量脉冲信号A_IN为0,增量脉冲信号B_IN为0,判向状态机处于A状态,输出当前方向信号cur_dir为0;b.若复位信号RST_IN为1,且增量脉冲信号A_IN为0,且增量脉冲信号B_IN为1,则判向状态机转入B状态,且输出当前方向信号cur_dir为0;c.若复位信号RST_IN为1,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为1,则判向状态机转入C状态,且输出当前方向信号cur_dir为0;d.若复位信号RST_IN为1,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为0,则判向状态机转入D状态,且输出当前方向信号cur_dir为0;e.若复位信号RST_IN为0,且增量脉冲信号A_IN为0,且增量脉冲信号B_IN为1,且判向状态机处于状态A,则判向状态机转入B状态,输出当前方向信号cur_dir为1;f.若复位信号RST_IN为0,且增量脉冲信号A_IN为0,且增量脉冲信号B_IN为1,且判向状态机处于状态C,则判向状态机转入B状态,输出当前方向信号cur_dir为0;g.若复位信号RST_IN为0,且增量脉冲信号A_IN为0,且增量脉冲信号B_IN为0,且判向状态机处于状态D,则判向状态机转入A状态,输出当前方向信号cur_dir为1;h.若复位信号RST_IN为0,且增量脉冲信号A_IN为0,且增量脉冲信号B_IN为0,且判向状态机处于状态B,则判向状态机转入A状态,输出当前方向信号cur_dir为0;i.若复位信号RST_IN为0,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为1,且判向状态机处于状态B,则判向状态机转入C状态,输出当前方向信号cur_dir为1;j.若复位信号RST_IN为0,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为1,且判向状态机处于状态D,则判向状态机转入C状态,输出当前方向信号cur_dir为0;k.若复位信号RST_IN为0,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为0,且判向状态机处于状态C,则判向状态机转入D状态,输出当前方向信号cur_dir为1;l.若复位信号RST_IN为0,且增量脉冲信号A_IN为1,且增量脉冲信号B_IN为0,且判向状态机处于状态A,则判向状态机转入D状态,输出当前方向信号cur_dir为0;m.若复位信号RST_IN,增量脉冲信号A_IN和B_IN,判向状态机当前所处状态不满足以上逻辑时,则判向状态机的状态和输出的当前方向信号保持不变; C.当前方向信号cur_dir输入到D触发器Q1的数据输入端,复位信号RST_IN输入到D触发器Q1的复位输入端(RST,当RST_IN为0时,D触发器Q1在同步时钟信号clk的下降沿触发下通过状态输出端输出上次方向信号last_dir,并分别输入到回差双向计数器的上次方向输入端和比较器的上次方向输入端;当RST_IN为1时,D触发器Q1的状态输出端输出的上次方向信号last_dir变为0;D.回差双向计数器接收当前方向信号cur_dir、上次方向信号last_dir、上次实际方向信号last_real_dir、数据宽度为N位的预置回差数据DIFF_N_IN、复位信号RST_IN和同步时钟信号clk,在以上信号的驱动下输出实际方向信号real_dir给D触发器Q2, 数据宽度为N位回差计数值org_cnt_N;回差双向计数器的逻辑功能为:复位信号RST_IN为1时,回差计数值org_cnt_N被置为0,实际方向信号real_dir被置为0;复位信号为0时回差双向计数器由同步时钟信号clk下降沿触发,其状态转移规则为:a.若当前方向信号cur_dir、上次方向信号last_dir和上次实际方向last_real_dir相同,且回差计数值org_cnt_N与回差值DIFF_N_IN不相等,且回差计数值org_cnt_N与0不相等,则回差计数值org_cnt_N增1,实际方向信号real_dir等于当前方向信号cur_dir;b.若当前方向信号cur_dir、上次方向信号last_dir和上次实际方向last_real_dir相同,且回差计数值org_cnt_N与预置回差值DIFF_N_IN或0相等,则回差计数值org_cnt_N保持不变,实际方向信号real_dir等于当前方向信号cur_dir;c.若当前方向信号cur_dir、上次方向信号last_dir相同,但与上次实际方向last_real_dir不同,且回差计数值org_cnt_N与0相等,则回差计数值org_cnt_N保持不变,实际方向信号real_dir等于当前方向信号cur_dir;d.若当前方向信号cur_dir、上次方向信号last_dir相同,但与上次实际方向last_real_dir不同,且回差计数值org_cnt_N与0不相等,则回差计数值org_cnt_N减1,实际方向信号real_dir保持不变;e.若当前方向信号cur_dir、上次实际方向信号last_real_dir相同,但与上次方向信号last_ dir不同,则回差计数值org_cnt_N增1,实际方向信号real_dir保持不变;f.若上次实际方向信号last_real_dir与上次方向信号last_ dir相同,但与当前方向信号cur_dir不同,则回差计数值org_cnt_N减1,实际方向信号real_dir保持不变;g.若当前方向信号cur_dir、上次方向信号last_dir和上次真实信号last_real_dir不满足以上逻辑关系时,则在差计和值org_cnt_N和实际方向信号real_dir保持不变;E.实际方向信号real_dir输入到D触发器Q2的数据触发信号输入端,复位信号RST_IN输入到D触发器Q2的复位输入端,当RST_IN为0时,D触发器Q2在同步时钟信号clk的下降沿触发下由状态输出端输出上次实际方向信号last_real_dir,并输出到回差双向计数器的上次实际方向输入端;当RST_IN为1时,D触发器Q2状态输出端输出的上次实际方向信号last_real_dir变为0;F.比较器接收当前方向信号cur_dir、上次方向信号last_dir、上次实际方向信号last_real_dir、数据宽度为N位的预置回差数据DIFF_N_IN、数据宽度为N位的回差计数值org_cnt_N、复位信号RST_IN和同步时钟信号clk,在以上信号的驱动下输出数据宽度为2位的计数值cnt_2给译码器;比较器的逻辑功能为:复位信号RST_IN为1时,计数值cnt_2被置为0;复位信号RST_IN为0时比较器由同步时钟信号clk下降沿触发,其状态转移规则为:a.若当前方向信号cur_dir、上次方向信号last_dir和上次实际方向last_real_dir均为1,且回差计数值org_cnt_N与回差数据DIFF_N_IN或0相等,则计数值cnt_2增1;b.若当前方向信号cur_dir、上次方向信号last_dir和上次实际方向last_real_dir均为0,且回差计数值org_cnt_N与回差数据DIFF_N_IN或0相等,则计数值cnt_2减1;c. 若当前方向信号cur_dir、上次方向信号last_dir和上次实际方向last_real_dir三者不相等时,或回差计数值org_cnt_N与回差数据DIFF_N_IN和0都不相等,则计数值cnt_2保持不变;d. 若当前方向信号cur_dir、上次方向信号last_dir、上次实际方向last_real_dir、回差计数值org_cnt_N和回差数据DIFF_N_IN不满足以上逻辑关系时,则计数值cnt_2保持不变;G.译码器接收计数值cnt_2和同步时钟信号clk,在同步时钟信号clk的下降沿触发下对计数值cnt_2进行译码,并输出两个增量脉冲信号A_OUT和B_OUT;a.若cnt_2与0相等,则A_OUT为0,B_OUT为0;b.若cnt_2与1相等,则A_OUT为0,B_OUT为1;c.若cnt_2与2相等,则A_OUT为1,B_OUT为1;d.若cnt_2与3相等,则A_OUT为1,B_OUT为0 。
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