[发明专利]一种基于FPGA的椭圆曲线标量乘法加速电路及其算法

摘要

本发明公开了一种基于FPGA的椭圆曲线标量乘法加速电路及其算法，电路包括输入模块、仿射坐标转化为投影坐标模块、主循环乘法模块、投影坐标转化为仿射坐标模块、输出模块和时钟控制模块；输入参数经输入模块将数据传递给仿射坐标转化为投影坐标模块、主循环乘法模块和投影坐标转化为仿射坐标模块；仿射坐标转化为投影坐标模块将数据传递给主循环乘法模块；主循环乘法模块将数据传递给投影坐标转化为仿射坐标模块；投影坐标转化为仿射坐标模块将数据传递给输出模块；时钟控制模块用于控制仿射坐标转化为投影坐标模块、主循环乘法模块和投影坐标转化为仿射坐标模块的时钟信号。本发明得到一种有限域上的运算设计更优的执行电路。

主权项

一种基于FPGA的椭圆曲线标量乘法加速电路，其特征是，包括输入模块、仿射坐标转化为投影坐标模块、主循环乘法模块、投影坐标转化为仿射坐标模块、输出模块和时钟控制模块；输入参数经输入模块将数据传递给仿射坐标转化为投影坐标模块、主循环乘法模块和投影坐标转化为仿射坐标模块；仿射坐标转化为投影坐标模块将数据传递给主循环乘法模块；主循环乘法模块将数据传递给投影坐标转化为仿射坐标模块，所述主循环乘法模块在运行乘法运算的同时并行执行其他运算操作，从而提高效率；投影坐标转化为仿射坐标模块将数据传递给输出模块；时钟控制模块用于控制仿射坐标转化为投影坐标模块、主循环乘法模块和投影坐标转化为仿射坐标模块的时钟信号；所述基于FPGA的椭圆曲线标量乘法加速电路的具体电路包括5个异或运算单元、2个平方运算单元、2个四次方运算单元、乘法运算模块、有限域上的约减运算单元和9个多路数据选择器；第一异或运算单元和第二异或运算单元均通过第一多路数据选择器将数据传输给第四多路数据选择器和第六多路数据选择器；第三异或运算单元与第四异或运算单元均通过第二多路选择器将数据传输给第四多路数据选择器和第六多路选择器；第五异或运算单元通过第三多路选择器将数据传输给第一平方运算单元；第一平方运算单元将数据传输给第五多路选择器、第四多路数据选择器、第二平方运算单元和第九多路数据选择器；第九多路数据选择器将数据传输给第六多路数据选择器；第四多路数据选择器的输出数据通过第一四次方运算单元将数据传输给第二异或运算单元、第四异或运算单元和第八多路数据选择器；第二四次方运算单元将数据输出给第七多路数据选择器；第七多路数据选择器将数据传递给第二四次方运算单元和第八多路数据选择器；第八多路数据选择器将数据传递给第五多路数据选择器；第二平方运算模块将数据传输给第六多路数据选择器；第六多路数据选择器与第五多路数据选择器将数据传输给乘法运算模块；乘法运算模块的输出数据经有限域上的约减运算单元将数据分别传递给5个异或运算单元、第一至第五多路数据选择器、第七多路数据选择器和第九多路数据选择器。