[发明专利]一种基于双体内存系统的大数据实时排序处理器

摘要

本发明涉及一种基于双体内存系统的大数据实时排序处理器，可有效解决现有排序算法时间复杂度、空间复杂度高的问题，技术方案是，由Intel 64位或AMD 64位或Intel IA64架构的CPU和双体内存系统组成，CPU和双体内存系统间通过数据总线、地址总线和控制总线连接，本发明采用两个独立内存体之间在一个内存读写周期内依次双向批量传输相对应地址的存储单元的数据的方法，来改进现有排序算法的速度瓶颈，保证了本发明的方法在n个元素的有序表中检索任一数据时的算法时间复杂度均为O(logn)、排序和检索算法的空间复杂度为O(n)，能够保证海量数据的排序和检索响应的实时性、以及在本方法的基础上保证大数据的增加、删除、修改操作的实时性，易操作，速度快。

主权项

一种基于双体内存系统的大数据实时排序处理器，其特征在于，由Intel 64位或AMD 64位或Intel IA64架构的CPU和双体内存系统组成，CPU和双体内存系统间通过数据总线、地址总线和控制总线连接；所述的双体内存系统由内存体1和内存体2组成，内存体1和内存体2分别都有n+1个存储单元，这些存储单元的地址编号为0,1,2,…，n；内存体1的i号地址存储单元和内存体2的i号地址存储单元之间在批量传输控制信号线CE的控制下由单向数据线分别联通，i=0,1,2,3,…n；内存体2的i号地址存储单元和内存体1的i+1号地址存储单元之间在批量传输控制信号线CI的控制下由单向数据线分别联通；内存体2的i+1号地址存储单元和内存体1的i号地址存储单元之间在批量传输控制信号线CD的控制下由单向数据线分别联通；双体内存系统中内存体1的各存储单元的数据并行传输到内存体2的相同地址的存储单元中的实现方法是：内存体1的i号地址存储单元和内存体2的i号地址存储单元的数据线通过三态门连接，在批量传输控制信号线CE的统一控制下，实现将内存体1的各存储单元的数据在一个内存读写周期内并行传输到内存体2的同一地址的存储单元中；双体内存系统中内存体2的地址范围是[i,i+m]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i+1,i+m+1]的各存储单元中的实现方法是：内存体2的k号地址存储单元和内存体1的k+1号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CI的统一控制下，实现将内存体2的地址范围[i,i+m]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i+1,i+m+1]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m；双体内存系统中内存体2的地址范围是[i+1,i+m+1]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i,i+m]的各存储单元中的实现方法是：内存体2的k+1号地址存储单元和内存体1的k号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CD的统一控制下，实现将内存体2的地址范围[i+1,i+m+1]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i,i+m]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m。