[发明专利]一种基于FPGA的大动态高精度可编程延时装置

摘要

本发明涉及电子技术领域，具体的说是涉及一种基于FPGA的大动态高精度可编程延时装置。根据读写时钟具有相位差的异步FIFO的延时功能对目标信号进行精确延时，包括时钟频率及精度设定模块、延迟量控制模块、时钟管理PLL、读写控制信号模块和异步FIFO模块；其中，时钟频率及精度设定模块的输出端接时钟管理PLL的输入端；延迟量控制模块的输出端接时钟管理PLL的输入端和读写控制信号的输入端；读写控制信号的输出端接异步FIFO的输入端；时钟管理PLL的输出端接异步FIFO的输入端和读写控制信号模块的输入端；本发明的有益效果为，具有集成度高，稳定性好的优点，同时解决了目前延时范围和精度不可同时兼顾的技术瓶颈。本发明尤其适用于大动态高精度可编程延时装置。

主权项

一种基于FPGA的大动态高精度可编程延时装置，其特征在于，该装置根据读写时钟具有相位差的异步FIFO的延时功能对目标信号进行延时，该装置包括时钟频率及精度设定模块、延迟量控制模块、时钟管理PLL、读写控制信号模块和异步FIFO模块；其中，时钟频率及精度设定模块的输出端接时钟管理PLL的输入端；延迟量控制模块的输出端接时钟管理PLL的输入端和读写控制信号的输入端；读写控制信号的输出端接异步FIFO的输入端；时钟管理PLL的输出端接异步FIFO的输入端和读写控制信号模块的输入端；所述时钟频率及精度设定模块为外部输入模块，用于输入PLL的工作时钟频率和相位调整精度到时钟管理PLL中；所述延迟量控制模块用于确定粗细延时量，即将目标信号在FIFO的存储周期数输入到读写控制信号模块，将相位调整的次数输入到时钟管理模块；所述时钟管理PLL根据接收到的时钟频率，相位调整精度和次数产生读写时钟信号，并将其输入到读写控制信号模块，同时发送读时钟信号和写时钟信号到异步FIFO作为读写时钟；通过改变相位调整的精度，使读写时钟信号的相位误差变小；所述读写控制信号模块用于控制异步FIFO的读写使能操作，根据接收到的读写时钟信号和目标信号应该在FIFO中存储的周期数输出读写使能信号到异步FIFO模块；所述异步FIFO用于存储目标信号，目标信号在异步FIFO中存储的时间为目标信号的真实延时时间；其中，写使能为真时目标信号在每个写时钟信号上升沿存入FIFO，读使能为真时目标信号在每个读时钟的上升沿从FIFO输出；目标信号在FIFO中停留的周期数乘以周期为粗延迟时间，通过改变FIFO的大小，可以调整目标信号的延时范围，实现大动态延时的特点；读时钟信号与写时钟信号具有相位差，其相位差用于控制目标信号在FIFO中低于一个周期的细延迟时间；通过改变目标信号在FIFO中存储的周期和读写时钟信号的相位差，可输出大动态高精度的延时信号。