[发明专利]集成电路的设计方法及硬件木马检测方法有效

专利信息
申请号: 201410443064.9 申请日: 2014-09-02
公开(公告)号: CN104239616B 公开(公告)日: 2017-03-08
发明(设计)人: 王力纬;侯波;何春华;恩云飞;谢少锋 申请(专利权)人: 工业和信息化部电子第五研究所
主分类号: G06F17/50 分类号: G06F17/50;G06F21/56
代理公司: 广州华进联合专利商标代理有限公司44224 代理人: 王程,曾景恒
地址: 510610 广东*** 国省代码: 广东;44
权利要求书: 查看更多 说明书: 查看更多
摘要: 一种集成电路的设计方法及硬件木马检测方法,其中设计方法包括获取初始的集成电路设计的寄存器传输级的代码;根据代码确定初始的集成电路设计中潜在的硬件木马植入的节点位置;对初始的集成电路设计进行仿真,获得仿真电路;计算仿真电路中节点位置的互连线的逻辑值概率,根据逻辑值概率对节点位置的互连线进行可测性电路的插入设计;将仿真电路中各可测性电路顺序连接形成扫描链,根据具有扫描链的仿真电路获得新的集成电路设计,其中,扫描链用于根据输入的测试信号和输出结果检测出集成电路的硬件木马位置。本发明方案设计出的集成电路可查找出硬件木马位置,并节约成本。
搜索关键词: 集成电路 设计 方法 硬件 木马 检测
【主权项】:
一种集成电路的设计方法,其特征在于,包括:获取初始的集成电路设计的寄存器传输级的代码;根据所述代码确定初始的集成电路设计中潜在的硬件木马植入的节点位置;对所述初始的集成电路设计进行仿真,获得仿真电路;计算所述仿真电路中所述节点位置的互连线的逻辑值概率,根据所述逻辑值概率对所述节点位置的互连线进行可测性电路的插入设计,所述可测性电路包括虚拟扫描寄存器和逻辑门,该互连线和虚拟扫描寄存器分别与逻辑门连接;将仿真电路中各可测性电路顺序连接形成扫描链,根据具有扫描链的仿真电路获得新的集成电路设计,其中,所述扫描链用于根据输入的测试信号和输出结果检测出集成电路的硬件木马位置;所述根据所述代码确定初始的集成电路设计中潜在的硬件木马植入的节点位置步骤,包括:基于堆栈计算每条代码被执行的第一概率;根据所述代码中各信号之间的关联关系绘制各节点、电路输出端口的数据图,并根据所述数据图计算各节点到达电路输出端口的第二概率;将所述第一概率和所述第二概率相乘,获得检测度;从检测度中筛选出小于预设值的检测度,并将该检测度对应的节点位置设为潜在的硬件木马植入的节点位置。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于工业和信息化部电子第五研究所,未经工业和信息化部电子第五研究所许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201410443064.9/,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top