[发明专利]一种多PDN型电流模RM逻辑电路

摘要

本发明公开了一种多PDN型电流模RM逻辑电路，通过电压摆幅控制电路和复合逻辑门电路组成RM逻辑电路，该RM逻辑电路实质为一种电流模电路，复合逻辑门电路中第四NMOS管、第五NMOS管和第六NMOS管组成第一下拉网络(PDN)，第九NMOS管、第十NMOS管和第十一NMOS管组成第二下拉网络(PDN)，多PDN型结构适用于实现复杂逻辑功能，由此实现多个逻辑门组成的电流模复合逻辑门电路功能；优点是在不影响电路功能的情况下，采用电流模技术能有效降低电路的功耗，本发明RM逻辑电路相对于现有电流模及传统RM逻辑电路，功耗、延时以及功耗延时积大幅度降低，经试验验证，本发明的RM逻辑电路在SMIC130nm工艺下，具有很好的低功耗效果。

主权项

一种多PDN型电流模RM逻辑电路，其特征在于包括电压摆幅控制电路和复合逻辑门电路；所述的电压摆幅控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一运算放大器，所述的第一PMOS管的源极、所述的第一PMOS管的衬底、所述的第二PMOS管的源极、所述的第二PMOS管的衬底、所述的第一NMOS管的栅极均接入电源，所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底和所述的第三NMOS管的源极均接地，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的第一运算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入端，所述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的栅极为所述的电压摆幅控制电路的第二信号输入端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制电路的信号输出端；所述的复合逻辑门电路包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管，所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第四PMOS管的源极、所述的第四PMOS管的衬底、所述的第五PMOS管的源极、所述的第五PMOS管的衬底均接入电源，所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底、所述的第七NMOS管的衬底、所述的第八NMOS管的衬底、所述的第九NMOS管的衬底、所述的第十NMOS管的衬底、所述的第十一NMOS管的衬底、所述的第十二NMOS管的衬底和所述的第十二NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第五PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连接，所述的第十二NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第一信号输入端，接入第一输入信号，所述的第五NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输入端，接入第二输入信号，所述的第六NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第三信号输入端，接入第三输入信号，所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的漏极相连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第十NMOS管的源极、所述的第十一NMOS管的源极与所述的第十二NMOS管的漏极相连接，所述的第七NMOS管的栅极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极与所述的第五PMOS管的漏极相连接，所述的第四PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的RM逻辑电路的第一信号输出端，所述的第三PMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输出端。