[发明专利]基于CPU和MIC协同计算的最短路径规划并行化方法

摘要

本发明公开了一种基于CPU和MIC协同计算的最短路径规划并行化方法，包括下述步骤S1、全网节点最短路径规划并行化设计；S2、CPU与MIC控制线程，针对每一个计算设备创建一个pthread线程；S3、CPU与MIC之间任务包调度，采用动态的任务分发模式来分发CPU与MIC之间的任务包；S4、完成所有节点计算，控制线程退出。本发明充分利用了CPU与MIC协作的优势，同时利用CPU与MIC的多线程并行计算来加速大型路网的全网节点路径规划过程。同时本发明提出了CPU与MIC之间计算任务的动态分配方式，通过动态任务分配的方式，使相应的程序能最佳适应不同计算能力配比的CPU/MIC设备，使之能以最佳的比例分配计算任务，达到最佳协作的效率。

主权项

基于CPU和MIC协同计算的最短路径规划并行化方法，其特征在于，包括下述步骤：S1、全网节点最短路径规划并行化设计，在N个节点构成的路网图中，将每个节点相对全网其他节点基于Dijkstra算法的最短路径规划定义为一个不可再分的单元，每个单元任务的执行都通过一个线程去完成，N个节点构成的路网图就有N个单元任务需要完成；S2、CPU与MIC控制线程，针对每一个计算设备创建一个pthread线程，其中一个计算设备定义为节点内所有CPU硬件线程或是一块MIC卡；S3、CPU与MIC之间任务包调度，采用动态的任务分发模式来分发CPU与MIC之间的任务包；S4、完成所有节点计算，控制线程退出；S5、MIC数据输出的IO隐藏，设计输出数据的IO隐藏，通过设计了两个缓冲区：Buff1/Buff2来隐藏IO通信与计算，每台MIC计算设备都有自己对应的两个缓冲区；对于MIC0设备而言，当其将计算结果向Buff1填充时，MIC0的控制线程则会将Buff2的数据从MIC1设备的自由内存中拷贝到CPU的内存中，同理当MIC0在写Buff2时，其控制线程就将Buff1中的数据拷贝到CPU的内存中；同时设计了输出缓冲区数据向CPU端结果存储内存区域下传完成信号，MIC在准备向某个缓冲区写入数据时会检查其是否可写，若是没有下传完成事件信号，则MIC等待该缓冲区下传完成。