[发明专利]一种同或‑异或双轨预充电逻辑单元

摘要

本发明涉及一种同或‑异或双轨预充电逻辑单元，属于电路电子领域，本发明包括单轨异或逻辑电路和与之互补的单轨同或逻辑电路；两个电路均具有四个输入端，分别连接四个输入信号、、和；单轨异或逻辑电路的输出信号为输入信号和的异或逻辑结果；单轨同或逻辑电路的输出信号为输入信号和的同或逻辑结果。本发明在面积开支不大的情况下，能够有效地平衡逻辑单元内部节点的功耗，消除内部节点的记忆效应，有效地解决同或‑异或双轨预充电逻辑单元的提前传播效应的问题，实现安全有效的同或‑异或逻辑。

主权项

一种同或 ‑ 异或双轨预充电逻辑单元，其特征在于 ：其由单轨同或逻辑电路部分和单轨异或逻辑电路部分组成 ；所述单轨异或逻辑电路部分，由 NMOS 管 N1、NMOS 管 N2、NMOS 管 N3、NMOS 管 N4 和 PMOS管 P1、 PMOS 管 P2、 PMOS 管 P3、 PMOS 管 P4 以及反相器 I1 组成 ；其中 NMOS 管 N1 源极接输入信号 a， 栅极接输入信号 b ；NMOS 管 N2 源极接输入信号，栅极接输入信号；同时 NMOS 管 N1 和 NMOS 管 N2 的漏极短接 ；PMOS 管 P1 与 PMOS 管 P2 串联，其中 PMOS 管 P1 的源极接电源V DD，栅极接输入信号b，漏极与 PMOS 管 P2 的源极短接，PMOS 管 P2 的栅极接输入信号，漏极与 NMOS 管 N1 和 NMOS管 N2 的漏极短接 ； NMOS 管 N3 栅极接输入信号，NMOS 管 N4 栅极接输入信号a ；NMOS 管 N3 和 NMOS 管 N4的源极短接，并与 NMOS 管 N1 和 NMOS 管 N2 的漏极短接 ；NMOS 管 N3 和 NMOS 管 N4 的漏极短接 ；PMOS 管 P3 与 PMOS 管 P4 串联，其中 PMOS 管 P3 的源极接电源V DD，栅极接输入信号，漏极与 PMOS 管 P4 的源极短接，PMOS 管 P4 的栅极接输入信号 a ，漏极与 NMOS 管 N3 和 NMOS管 N4 的漏极短接 ； NMOS 管 N3 和 NMOS 管 N4 的漏极输入到反相器 I1，反相器 I1 的输出端即为输出信号y (XOR) ；所述单轨同或逻辑电路部分，由 NMOS 管 N1’ 、NMOS 管 N2’ 、NMOS 管 N3’ 、NMOS 管 N4’和PMOS 管 P1’ 、 PMOS 管 P2’ 、 PMOS 管 P3’ 、 PMOS 管 P4’以及反相器 I1’组成 ；其中 NMOS 管 N1’源极接输入信号，栅极接输入信号b ；NMOS 管 N2’源极接输入信号a，栅极接输入信号；同时 NMOS 管 N1’和 NMOS 管 N2’的漏极短接 ； PMOS 管 P1’与 PMOS 管 P2’串联，其中 PMOS 管 P1’的源极接电源V DD，栅极接输入信号b，漏极与 PMOS 管 P2’ 的源极短接，PMOS 管 P2’ 的栅极接输入信号，漏极与 NMOS 管 N1’ 和NMOS 管 N2’的漏极短接 ；NMOS 管 N3’ 栅极接输入信号，NMOS 管 N4’ 栅极接输入信号a ；NMOS 管 N3’ 和 NMOS 管N4’的源极短接，并与 NMOS 管 N1’和 NMOS 管 N2’的漏极短接 ；NMOS 管 N3’和 NMOS 管 N4’的漏极短接 ；PMOS 管 P3’与 PMOS 管 P4’串联，其中 PMOS 管 P3’的源极接电源V DD，栅极接输入信号，漏极与 PMOS 管 P4’ 的源极短接，PMOS 管 P4’ 的栅极接输入信号a ，漏极与 NMOS 管 N3’ 和NMOS 管 N4’的漏极短接 ；NMOS 管 N3’ 和 NMOS 管 N4’ 的漏极输入到反相器 I1’ ，反相器 I1’ 的输出端即为输出信号(XNOR)。