[发明专利]基于有源电感的可重配置超宽带低噪声放大器

摘要

本发明提供一种基于有源电感的可重配置超宽带低噪声放大器，具有高增益且增益可调，小面积，低噪声等特点。该低噪声放大器包括并联反馈放大器，Cascode放大器，基于全差分浮地有源电感反馈的共源放大器和输出缓冲级。所述并联反馈放大器，采用电阻替代传统的螺旋电感来实现宽带输入阻抗匹配，减小了芯片的面积，并且这种结构增大了跨导，使跨导由原来的gmN或gmP变为gmN+gmP，降低了放大器的噪声。Cascode放大器和共源放大器级联组成了中间放大级，增大了整个放大器的增益。所述有源电感为全差分浮地有源电感，整个放大器只采用了一个有源电感，极大地减小了芯片的面积，并且通过调节其偏置电压可以改变电感值的大小，进而改变低噪声放大器的增益，实现增益的可调。

主权项

一种基于有源电感的可重配置超宽带低噪声放大器，其特征在于：包括并联反馈放大器(1)，Cascode放大器(2)，差分浮地有源电感(3)，共源反馈放大器(4)和输出缓冲级(5)；其中，并联反馈放大器(1)由第一NMOS晶体管(M1)，第一PMOS晶体管(M2)和第一反馈电阻(R1)相并联组成；Cascode放大器(2)由第二NMOS晶体管(M3)和第三NMOS晶体管(M4)构成；差分浮地有源电感(3)由第一电流源NMOS晶体管(Mn1)，第二电流源PMOS晶体管(Mp1)，第三电流源PMOS晶体管(Mp2)和第四电流源PMOS晶体管(Mp3)，第七NMOS晶体管(Mn2)，第八NMOS晶体管(Mn3)，第二PMOS晶体管(Mp4)，第三PMOS晶体管(Mp5)，第一缓冲电阻(R4)和第二缓冲电阻(R5)构成；共源反馈放大器(4)由第四NMOS晶体管(M5)和差分浮地有源电感(3)构成；输出缓冲级(5)由第五NMOS晶体管(M6)和第六NMOS晶体管(M7)构成；其中，第一NMOS晶体管(M1)的源极接地，第一PMOS晶体管(M2)的源极接电源Vdd，两个晶体管的栅极共同接基于有源电感的可重配置超宽带低噪声放大器的输入端(Vin)，两个晶体管的漏极通过第一耦合电容(C1)连接第二NMOS晶体管(M3)的栅极；第二NMOS晶体管(M3)的源极接地，漏极接第三NMOS晶体管(M4)的源极；第三NMOS晶体管(M4)的栅极接第一偏置电压(V1)，漏极通过第二耦合电容(C2)连接到第四NMOS晶体管(M5)的栅极；第四NMOS晶体管(M5)的源极接地，漏极接第五NMOS晶体管(M6)的栅极；第五NMOS晶体管(M6)的漏极接电源Vdd，源极接第六NMOS晶体管(M7)的漏极；第六NMOS晶体管(M7)的栅极接第二偏置电压(V2)，源极接地；基于有源电感的可重配置超宽带低噪声放大器的输出端(Vout)接第五NMOS晶体管(M6)的源极和第六NMOS晶体管(M7)的漏极；第一反馈电阻(R1)的第一端接到第一NMOS晶体管(M1)和第一PMOS晶体管(M2))的栅极，第二端接到第一NMOS晶体管(M1)和第一PMOS晶体管(M2)的漏极；第二负载电阻(R2)的第一端接到第三NMOS晶体管(M4)的漏极，第二端接到电源Vdd，第三负载电阻(R3)的第一端接到第四NMOS晶体管(M5)的漏极，第二端接到电源Vdd；第七NMOS晶体管(Mn2)和第八NMOS晶体管(Mn3)组成第一差分对(6)，第二PMOS晶体管(Mp4)和第三PMOS晶体管(Mp5)直接交叉耦合组成第二差分对(7)；第一电流源NMOS晶体管(Mn1)的源极接地，栅极接第三偏置电压(Vb1)，漏极接第七NMOS晶体管(Mn2)和第八NMOS晶体管(Mn3)的源极；第七NMOS晶体管(Mn2)的源极接第八NMOS晶体管(Mn3)的源极，栅极接第四NMOS晶体管(M5)的栅极，漏极接第二PMOS晶体管(Mp4)的栅极和第三PMOS晶体管(Mp5)的漏极；第八NMOS晶体管(Mn3)的栅极接第四NMOS晶体管(M5)的漏极，漏极接第三PMOS晶体管(Mp5)的栅极和第二PMOS晶体管(Mp4)的漏极；第二PMOS晶体管(Mp4)的源极接第三PMOS晶体管(Mp5)的源极和第三电流源PMOS晶体管(Mp2)的漏极，栅极接第二电流源PMOS晶体管(Mp1)的漏极；第三PMOS晶体管(Mp5)的源极接第三电流源PMOS晶体管(Mp2)的漏极，栅极接第四电流源PMOS晶体管(Mp3)的漏极；第二电流源PMOS晶体管(Mp1)的源极接电源Vdd，栅极接第四偏置电压(Vb2)；第三电流源PMOS晶体管(Mp2)源极接电源Vdd，栅极接第五偏置电压(Vb3)；第四电流源PMOS晶体管(Mp3)源极接电源Vdd，栅极接第六偏置电压(Vb4)；第一缓冲电阻(R4)的第一端接到第七NMOS晶体管(Mn2)的栅极，第二端接到第二PMOS晶体管(Mp4)的栅极；第二缓冲电阻(R5)的第一端接到第八NMOS晶体管(Mn3)的栅极，第二端接到第三PMOS晶体管(Mp5)的栅极。