[发明专利]一种延迟锁相环和占空比矫正电路有效

专利信息
申请号: 201410514745.X 申请日: 2014-09-29
公开(公告)号: CN104283550B 公开(公告)日: 2017-11-10
发明(设计)人: 亚历山大 申请(专利权)人: 西安紫光国芯半导体有限公司
主分类号: H03L7/08 分类号: H03L7/08
代理公司: 西安智邦专利商标代理有限公司61211 代理人: 杨引雪
地址: 710055 陕西省西安*** 国省代码: 陕西;61
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摘要: 发明涉及一种延迟锁相环和占空比矫正电路,包括第一占空比矫正电路DCC1DCC输入时钟的占空比进行矫正后输出DCC输出时钟;延迟锁相环DLL接收DCC输出时钟作为DLL输入时钟进行时钟同步后输出DLL输出时钟;以及第二占空比矫正电路DCC2接收DLL输出时钟作为DCC2输入时钟进行占空比矫正后输出DCC2输出时钟。本发明解决了现有的DLL和DCC电路存在受输入最小脉冲的限制,或输出占空比不能精确到50%的技术问题,本发明的整个电路的输出时钟可以精确保证是50%的占空比。
搜索关键词: 一种 延迟 锁相环 矫正 电路
【主权项】:
一种延迟锁相环和占空比矫正电路,其特征在于:包括第一占空比矫正电路DCC1:用于将DCC输入时钟信号的占空比进行矫正后输出DCC输出时钟;延迟锁相环DLL:接收所述DCC输出时钟作为DLL输入时钟进行时钟同步后输出DLL输出时钟;以及第二占空比矫正电路DCC2:接收所述DLL输出时钟作为DCC2输入时钟进行占空比矫正后输出DCC2输出时钟;所述第一占空比矫正电路DCC1包括DCC延迟链和第一上升沿触发器,所述DCC延迟链的输出端与第一上升沿触发器的输入端连接,所述DCC输入时钟信号同时输入给DCC延迟链和第一上升沿触发器;所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路,所述DLL延迟链的输出端与DLL反馈电路的输入端连接,所述DLL反馈电路的输出端与DLL鉴相器的输入端连接,所述DLL鉴相器的输出端与DLL控制器连接,所述DLL控制器的输出端控制DLL延迟链,所述第一上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接;所述第二占空比矫正电路DCC2包括第一DCC延迟链、第二DCC延迟链、DCC鉴相器、DCC控制器以及第二上升沿触发器,所述第一DCC延迟链的输出端与第二上升沿触发器以及第二DCC延迟链的输入端连接,第二DCC延迟链的输出端与DCC鉴相器的输入端连接,所述DCC鉴相器的输出端与DCC控制器的输入端连接,所述第一占空比矫正电路DCC1的DCC延迟链的输出端同时控制第一DCC延迟链、第二DCC延迟链以及DCC控制器,所述第一DCC延迟链的输入端与DLL延迟链的输出端连接,延迟锁相环DLL的输出端与第一DCC延迟链的输入端、第二上升沿触发器的输入端和DCC鉴相器的输入端均连接。
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