[发明专利]一种延迟锁相环防止错锁的电路及方法

摘要

本发明一种延迟锁相环防止错锁的电路包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经分频的输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。本发明所述方法将DLL鉴相器中移位寄存器接入的输入时钟和反馈时钟分别进行分频处理，原时钟信号的频率是分频后的输入时钟和反馈时钟频率的两倍；通过DLL逻辑控制电路控制输入时钟的上升沿和反馈时钟的上升沿对齐。

主权项

1.一种延迟锁相环防止错锁的电路，其特征在于，包括DLL延迟链、一个DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出得到输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经输入时钟分频器分频的输入时钟和经反馈时钟分频器分频的反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频；输入时钟分频器和反馈时钟分频器分别输出的输入时钟和反馈时钟输入到DLL鉴相器的移位寄存器中；其中分频后的反馈时钟连接到移位寄存器的数据端，分频后的输入时钟连接到移位寄存器的时钟端；当状态机的状态0，移位寄存器的输出为0，强制增加tdll；当状态机的状态1，移位寄存器的输出中由0变1的位数由滤波器的位数决定，DLL锁定，其中由0变1的位数由滤波器的位数决定；Td1＝tdll+tfb＝tck，其中Td1是状态1下反馈时钟相对与输入时钟的延迟时间，tdll是DLL延迟链的延迟时间，tfb是FB反馈电路的延迟时间，tck是输入时钟的频率；将DLL鉴相器中移位寄存器接入的输入时钟和反馈时钟分别进行分频处理，原时钟信号的频率是分频后的输入时钟和反馈时钟频率的两倍；然后DLL鉴相器根据移位寄存器的输出来输出增加DLL延迟链的信号UP和减少DLL延迟链的信号DN，最后通过DLL逻辑控制电路控制使得输入时钟的上升沿和反馈时钟的上升沿对齐。