[发明专利]基于FPGA精细延迟单元的时间数字转换方法及装置在审
| 申请号： | 201410525684.7 | 申请日： | 2014-10-08 |
| 公开（公告）号： | CN104363021A | 公开（公告）日： | 2015-02-18 |
| 发明（设计）人： | 王元庆;彭正枫 | 申请（专利权）人： | 南京大学 |
| 主分类号： | H03M1/50 | 分类号： | H03M1/50 |
| 代理公司： | 南京瑞弘专利商标事务所(普通合伙) 32249 | 代理人： | 陈建和 |
| 地址： | 210046 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 一种基于FPGA精细延迟单元的TDC方法，激光脉冲触发信号TRIG_IN(1)经过基板布线延迟(2)到达缓冲器BUFR(3)，再经过64路布线延迟(4)到达64级精细延时单元IODEALY模块(5)，每一级或每一路精细延时单元IODELAY依次增加1tap(78ps)，IODELAY模块的延迟精度受到延时校准单元IDELAYCTRL模块(6)的控制，双边沿采样后的信号经过或逻辑OR(10)产生触发信号的初步判别信号，并分别经过4bit移位寄存器4bit shift reg(12)，等0逻辑(13)和与门逻辑AND(14)产生最后的TRIG_OUT(15)信号。 | ||
| 搜索关键词： | 基于 fpga 精细 延迟 单元 时间 数字 转换 方法 装置 | ||
【主权项】：
基于FPGA精细延迟单元IODELAY的时间数字转换装置，其特征是在基板上布线延迟后设有FPGA芯片，FPGA芯片设有缓冲器BUFR(3)、64级精细延时单元IODELAY模块(5)，延时校准单元IDELAYCTRL模块(6),AD时钟双沿采样输出模块IDDR，上升沿锁存寄存器r_TRIG_IN_R,下降沿锁存寄存器r_TRIG_IN_F,采样值累加模块，TRIG_TAP判别模块、移位寄存器；外部输入TRIG_IN信号经过基板布线延迟,缓冲器BUFR，精细延时单元IDELAY延迟；缓冲器BUFR(3)64级IODELAY(5)模块的输出信号由AD时钟双沿采样输出模块IDDR(7)进行时钟上下边沿的采样，上升沿的采样信号由上升沿锁存寄存器r_TRIG_IN_R(8)进行寄存，下降沿的采样信号由下降沿锁存寄存器r_TRIG_IN_F(9)进行寄存，双边沿采样后的信号经过或逻辑OR器件(10)产生触发信号的初步判别信号TRIG_EARLY(11),TRIG_EARLY(11)分别经过4bit移位寄存器即4bit shift reg(12),等0逻辑器件(13)和与门逻辑器件AND(14)产生最后的TRIG_OUT(15)信号；上升沿锁存寄存器r_TRIG_IN_R(8)寄存的信号通过采样值累加模块(17)产生r_TRIG_R_TAP(18),经过下降沿锁存寄存器r_TRIG_IN_F(9)寄存的信号通过采样值累加模块(17)产生r_TRIG_F_TAP(19),r_TRIG_R_TAP(18)与r_TRIG_F_TAP(19)最后经过TRIG_TAP判别模块(20)产生最终的TDC延时校准信息TRIG_TAP[7：0](21)。
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