[发明专利]一种实现数据排序的级联结构电路和方法

摘要

本发明提供了一种实现数据排序的级联结构电路和方法，包括一个输入接口和由n个排序单元CEi构成的级联阵列，CEi的数据输出和使能输出连接到CEi+1的数据输入和使能输入；第一个排序单元CE0的数据输出和使能输出分别连接到排序电路的数据输入和数据输入使能。本发明电路结构简单、资源占用少，不需要额外的硬件电路来完成数据比较后的排序逻辑，不需要等待所有数据处理完成后才开始数据排序处理。

主权项

一种实现数据排序的级联结构电路，包括一个输入接口和由n个排序单元CEi构成的级联阵列，0≤i<n，n为需要排序的数值个数，其特征在于：所述排序电路的输入接口包括一个数据输入接口和一个排序电路使能信号接口，待排序搜索的数据从数据接口输入到排序电路中，与数据同时输入一个节拍的使能EN有效信号，表明当前数据是有效数据，同时使能信号EN启动排序电路对数据的排序；每一个排序单元包括两个输入接口和两个输出接口，一个输入接口为数据输入DataIn，另一个输入接口为使能控制信号EnIn，一个输出接口为数据经排序单元比较后的数据DataOut，另一个输出接口为对EnIn信号在当前排序单元内延迟一拍后输出EnOut；CEi的输出CEi.DataOut和CEi.EnOut连接到CEi+1的输入CEi+1.DataIn和CEi.EnIn；第一个排序单元CE0的输入CE0.DataIn和CE0.EnIn分别连接到排序电路为数据的输入DATA和数据输入使能EN；每一个排序单元内部包括一个极值寄存器BR、一个级间缓存寄存器SR、一个比较器CP、一个延迟单元DE、一个与门AND2和一个2选1多路选择器；所述排序单元的数据输入DataIn连接到极值寄存器BR的输入、比较器CP的一个输入端以及2选1选择器的一个输入上；使能输入EnIn连接到延迟单元DE的输入和AND2的一个输入端；级间缓存寄存器SR的输出连接到排序单元的输出；延迟单元DE的输出连接到排序单元的使能输出上；极值寄存器BR的输出分别连接到比较器CP的另一个输入端和2选1选择器的另一个输入端；2选1选择器的输出连接到级间缓存寄存器SR的输入上；比较器CP的比较结果输出连接分别连接到2选1选择器的选择控制端和与门AND2的一个输入；与门AND2的输出连接到极值寄存器BR的写使能端，在使能有效的情况下，将输入数据写入极值寄存器BR中；所述级间缓存寄存器SR用于存储判断为非极值的数据。通过所述的2选1选择器选择输入SR寄存器的数据；如果比较结果成立，BR寄存器中替换出来的数据被存入SR寄存器；否则，将输入数据存入SR寄存器。