[发明专利]一种具有程控功能的双口RAM读写通道切换分配模块

摘要

一种具有程控功能的双口RAM读写通道切换分配模块，它包括一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元；本发明能够实现一双口RAM通信卡的一个通道分时复用，进而实现与多于一套被测产品的双口RAM存储器的串行通信功能，减少测试多于一套被测产品的测试计算机系统中的双口RAM通信卡的数量，节约了硬件成本，而且性价比高，便于集成使用。

主权项

1.一种具有程控功能的双口RAM读写通道切换分配模块，其特征在于：它包括：一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元；一对多的双口RAM地址/控制/数据信号分配器，其选通控制地址来源于通道选通控制地址缓冲子单元的输出，其源端双口RAM地址/控制信号来源于双口RAM地址/控制信号接收缓冲子模块的输出，其源端数据信号连接至双口RAM数据信号双向缓冲子模块A的一侧；其每个目的端的双口RAM地址/控制信号输出至双口RAM地址/控制信号发送缓冲子模块，而后再输出至每个被测产品的双口RAM地址/控制信号；其每个目的端的双口RAM数据信号连接至双口RAM数据信号双向缓冲子模块B，而后再连接至每个被测产品的双口RAM数据信号；双口RAM数据信号双向缓冲子模块A的另一侧连接至外部测试计算机系统中的一个双口RAM读写通道中的数据信号，双口RAM地址/控制信号接收缓冲子模块的输入来源于外部测试计算机系统中的一个双口RAM读写通道中的地址/控制信号，通道选通控制地址缓冲子单元的输入来源于外部通道选通控制地址；地址/控制信号为单向传送，地址/控制信号的流向是：当外部测试计算机系统中的一个双口RAM读写通道发起读或写操作时，外部通道选通控制地址进入通道选通控制地址缓冲子单元，而后进入一对多的双口RAM地址/控制/数据信号分配器，分配器对该外部通道选通控制地址进行译码后确定是对哪一个被测产品的双口RAM通道进行读或写操作；地址/控制信号首先传送至双口RAM地址/控制信号接收缓冲子模块，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM地址/控制信号发送缓冲子模块，最后将地址/控制信号传送到一个被测产品；数据信号的流向是双向的，当外部测试计算机系统中的一个双口RAM读写通道发起写操作时，数据信号首先进入双口RAM数据信号双向缓冲子模块A，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM数据信号双向缓冲子模块B，最后将数据信号传送到一个被测产品；当外部测试计算机系统中的一个双口RAM读写通道发起读操作时，一个被测产品的双口RAM数据首先传送到双口RAM数据信号双向缓冲子模块B，而后进入一对多的双口RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双口RAM数据信号双向缓冲子模块A，最后将数据信号传送到外部测试计算机系统中的一个双口RAM读写通道；所述一对多的双口RAM地址/控制/数据信号分配器，该分配器包括1个源端，和m个目的端，m≥1以及选通控制地址，位数为n；选通控制地址位数量应与目的端的数量m的关系为：2n≥m；其源端包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRA、使能输出信号OEA；每个目的端也包括了一个双口RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信号DIRBi、使能输出信号OEBi；所述通道选通控制地址缓冲子单元，接收外部输入的通道选通控制地址，或通过手动拨码开关来设定通道选通控制地址，缓冲变换为与分配器引脚兼容的电平信号，并输入至分配器的选通控制地址；所述双口RAM地址/控制信号接收缓冲子模块，接收外部输入的双口RAM地址及控制信号，缓冲变换为与分配器引脚兼容的电平信号，并对应输入至分配器中的源端，不改变地址/控制信号之间的时序逻辑；所述双口RAM地址/控制信号发送缓冲子模块，其接收分配器的每个目的端的地址/控制输出信号，进行缓冲提高驱动能力后输出至模块外部，不改变地址/控制信号之间的时序逻辑；所述双口RAM数据信号双向缓冲子模块A，其根据来自分配器的方向控制信号DIRA、使能输出信号OEA，接收一个来自外部的双口RAM输入数据信号，并缓冲输入至源端即AA方向，或者接收分配器中的源端的双口RAM数据信号缓冲驱动后转发至外部的双口RAM数据接口即AB方向；所述双口RAM数据信号双向缓冲子模块B，其根据来自分配器的方向控制信号DIRBi、使能输出信号OEBi，接收一个来自外部的被测产品输入的双口RAM数据信号，并缓冲输入至目的端i的数据信号即BA方向，或者接收分配器中的目的端i的数据信号缓冲驱动后转发至外部被测产品的双口RAM数据接口即BB方向；所述指示电路子模块，用于指示通道选通控制地址来自外部输入还是拨码开关，以及指示选通了分配器的哪一个目的端；所述时钟电路，产生时钟信号，并输入至分配器；所述电源供电子单元，用于给整个模块提供必要的直流供电；所述一对多的双口RAM地址/控制/数据信号分配器采用FPGA利用硬件编程语言Verilog或VHDL来实现；所述一对多的双口RAM地址/控制/数据信号分配器中，其一个双口RAM读写通道所必需的地址信号至少为8位位宽，控制信号至少为3位位宽，数据信号至少为8位位宽；所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的地址信号与选通的目的端中的地址信号相连接，其它未选通的目的端中的地址信号为高阻态；所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的控制信号与选通的目的端中的控制信号相连接，其它未选通的目的端中的控制信号为高阻态；所述一对多的双口RAM地址/控制/数据信号分配器中，其根据选通控制地址将源端中的数据信号与选通的目的端中的数据信号相连接，其它未选通的目的端中的数据信号为高阻态；所述一对多的双口RAM地址/控制/数据信号分配器中，其只根据选通控制地址对源端中的地址信号、控制信号和数据信号进行切换分配控制，而不进行译码、解码操作；一个双口RAM读写通道所必需的地址信号至少包括8位，分别为A0～A7，控制信号至少包括双口RAM输出使能信号OE、双口RAM片选信号CE和双口RAM读写控制信号RW，数据信号至少包括8位，分别为D0～D7；方向控制信号DIRA、使能输出信号OEA根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AB方向，同时OEA有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为AA方向，同时OEA有效；当CE无效时，OEA无效；其中，方向控制信号DIRBi、使能输出信号OEBi根据源端的双口RAM读写控制信号RW和双口RAM片选信号CE来进行控制，当CE、RW为读有效时DIRBi应使双口RAM数据信号双向缓冲子模块B的数据方向为BA方向，同时OEBi有效；当CE、RW为写有效时，DIRA应使双口RAM数据信号双向缓冲子模块A的数据方向为BB方向，同时OEBi有效；当CE无效时，OEBi无效。