[发明专利]低温多晶硅薄膜晶体管GOA电路

摘要

本发明提供了一种低温多晶硅薄膜晶体管GOA电路，用于正向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)及输出缓冲部分(600)。采用传输闸进行上下级传输信号，采用或非门逻辑单元和与非门逻辑单元对信号进行转换，采用时序反相器和反相器对信号进行储存和传输，解决了LTPS单一型TFT的器件电路稳定性不佳，功耗较大的问题以及单一型GOA电路的TFT漏电的问题，优化了电路的性能，并可实现超窄边框或无边框的设计。

主权项

一种低温多晶硅薄膜晶体管GOA电路，其特征在于，用于正向扫描传输，包括级联的多个GOA单元，设N为正整数，第N级GOA单元采用多个N型晶体管与多个P型晶体管，所述第N级GOA单元包括：传输部分(100)、传输控制部分(200)、资料存储部分(300)、数据清除部分(400)、输出控制部分(500)及输出缓冲部分(600)；所述传输部分(100)电性连接于第一低频信号(UD)、第二低频信号(DU)、所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))与所述资料存储部分(300)；所述传输控制部分(200)电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))、所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))、第M‑2级时序信号(CK(M‑2))、电源高电位(H)、电源低电位(L)与资料存储部分(300)；所述资料存储部分(300)电性连接于所述传输部分(100)、传输控制部分(200)、数据清除部分(400)、电源高电位(H)与电源低电位(L)；所述数据清除部分(400)电性连接于所述资料存储部分(300)、输出控制部分(500)、电源高电位(H)与复位信号端(Reset)；所述输出控制部分(500)电性连接于所述数据清除部分(400)、输出缓冲部分(600)、驱动输出端(ST(N))、时序信号(CK(M))、电源高电位(H)与电源低电位(L)；所述输出缓冲部分(600)电性连于所述输出控制部分(500)、输出端(G(N))、电源高电位(H)与电源低电位(L)；所述第一低频信号(UD)相当于直流高电位，所述第二低频信号(DU)相当于直流低电位；所述传输部分(100)包括一第一P型晶体管(T1)，所述第一P型晶体管(T1)的栅极电性连接于第二低频信号(DU)，源极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，漏极电性连接于第一节点(P(N))；一第二N型晶体管(T2)，所述第二N型晶体管(T2)的栅极电性连接于第一低频信号(UD)，源极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，漏极电性连接于第一节点(P(N))；所述传输控制部分(200)包括：一第五P型晶体管(T5)，所述第五P型晶体管(T5)的栅极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，源极电性连接于电源高电位(H)，漏极电性连接于第六P型晶体管(T6)的源极；一第六P型晶体管(T6)，所述第六P型晶体管(T6)的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源极电性连接于第五P型晶体管(T5)的漏极，漏极电性连接于第七N型晶体管(T7)的源极；一第七N型晶体管(T7)，所述第七N型晶体管(T7)的栅极电性连接于所述第N级GOA单元的前一级第N‑1级GOA单元的驱动输出端(ST(N‑1))，源极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；一第八N型晶体管(T8)，所述第八N型晶体管(T8)的栅极电性连接于所述第N级GOA单元的后一级第N+1级GOA单元的驱动输出端(ST(N+1))，源极电性连接于第六P型晶体管(T6)的漏极，漏极电性连接于电源低电位(L)；一第九P型晶体管(T9)，所述第九P型晶体管(T9)的栅极电性连接于第六P型晶体管(T6)的漏极，源极电性连接于电源高电位(H)，漏极电性连接于第十N型晶体管(T10)的源极；一第十N型晶体管(T10)，所述第十N型晶体管(T10)的栅极电性连接于第六P型晶体管(T6)的漏极，源极电性连接于第九P型晶体管(T9)的漏极，漏极电性连接于电源低电位(L)；一第十一P型晶体管(T11)，所述第十一P型晶体管(T11)的栅极电性连接于第六P型晶体管(T6)的漏极，源极电性连接于第十二N型晶体管(T12)的源极，漏极电性连接于第M‑2级时序信号(CK(M‑2))；一第十二N型晶体管(T12)，所述第十二N型晶体管(T12)的栅极电性连接于第九P型晶体管(T9)的漏极，源极电性连接于第十一P型晶体管(T11)的源极，漏极电性连接于第M‑2级时序信号(CK(M‑2))；所述资料存储部分(300)包括：一第十三N型晶体管(T13)，所述第十三N型晶体管(T13)的栅极电性连接于第十一P型晶体管(T11)的源极，源极电性连接于第十四P型晶体管(T14)的漏极，漏极电性连接于电源低电位(L)；一第十四P型晶体管(T14)，所述第十四P型晶体管(T14)的栅极电性连接于第十一P型晶体管(T11)的源极，源极电性连接于电源高电位(H)，漏极电性连接于第十三N型晶体管(T13)的源极；一第十五P型晶体管(T15)，所述第十五P型晶体管(T15)的栅极电性连接于第十三N型晶体管(T13)的源极，源极电性连接于电源高电位(H)，漏极电性连接于第十六P型晶体管(T16)的源极；一第十六P型晶体管(T16)，所述第十六P型晶体管(T16)的栅极电性连接于第一节点(P(N))，源极电性连接于第十五P型晶体管(T15)的漏极，漏极电性连接于第十七N型晶体管(T17)的源极；一第十七N型晶体管(T17)，所述第十七N型晶体管(T17)的栅极电性连接于第一节点(P(N))，源极电性连接于第十六P型晶体管(T16)的漏极，漏极电性连接于第十八N型晶体管(T18)的源极；一第十八N型晶体管(T18)，所述第十八N型晶体管(T18)的栅极电性连接于第十一P型晶体管(T11)的源极，源极电性连接于第十七N型晶体管(T17)的漏极，漏极电性连接于电源低电位(L)；所述数据清除部分(400)包括：一第二十三P型晶体管(T23)，所述第二十三P型晶体管(T23)的栅极电性连接于复位信号端(Reset)，源极电性连接于电源高电位(H)，漏极电性连接于第十六P型晶体管(T16)的漏极；所述输出控制部分(500)包括：一第二十四P型晶体管(T24)，所述第二十四P型晶体管(T24)的栅极电性连接于第十六P型晶体管(T16)的漏极，源极电性连接于电源高电位(H)，漏极电性连接于驱动输出端(ST(N))；一第二十五N型晶体管(T25)，所述第二十五N型晶体管(T25)的栅极电性连接于第十六P型晶体管(T16)的漏极，源极电性连接于驱动输出端(ST(N))，漏极电性连接于电源低电位(L)；一第二十六P型晶体管(T26)，所述第二十六P型晶体管(T26)的栅极电性连接于驱动输出端(ST(N))，源极电性连接于电源高电位(H)，漏极电性连接于第二十九N型晶体管(T29)的源极；一第二十七N型晶体管(T27)，所述第二十七N型晶体管(T27)的栅极电性连接于驱动输出端(ST(N))，源极电性连接于第二十九N型晶体管(T29)的漏极，漏极电性连接于电源低电位(L)；一第二十八P型晶体管(T28)，所述第二十八P型晶体管(T28)的栅极电性连接于时序信号(CK(M))，源极电性连接于电源高电位(H)，漏极电性连接于第二十九N型晶体管(T29)的源极；一第二十九N型晶体管(T29)，所述第二十九N型晶体管(T29)的栅极电性连接于时序信号(CK(M))，源极电性连接于第二十六P型晶体管(T26)的漏极，漏极电性连接于第二十七N型晶体管(T27)的源极；所述输出缓冲部分(600)包括：一第三十P型晶体管(T30)，所述第三十P型晶体管(T30)的栅极电性连接于第二十九N型晶体管(T29)的源极，源极电性连接于电源高电位(H)，漏极电性连接于第三十一N型晶体管(T31)的源极；一第三十一N型晶体管(T31)，所述第三十一N型晶体管(T31)的栅极电性连接于第二十九N型晶体管(T29)的源极，源极电性连接于第三十P型晶体管(T30)的漏极，漏极电性连接于电源低电位(L)；一第三十二P型晶体管(T32)，所述第三十二P型晶体管(T32)的栅极电性连接于第三十P型晶体管(T30)的漏极，源极电性连接于电源高电位(H)，漏极电性连接于第三十三N型晶体管(T33)的源极；一第三十三N型晶体管(T33)，所述第三十三N型晶体管(T33)的栅极电性连接于第三十P型晶体管(T30)的漏极，源极电性连接于第三十二P型晶体管(T32)的漏极，漏极电性连接于电源低电位(L)；一第三十四P型晶体管(T34)，所述第三十四P型晶体管(T34)的栅极电性连接于第三十二P型晶体管(T32)的漏极，源极电性连接于电源高电位(H)，漏极电性连接于输出端(G(N))；一第三十五N型晶体管(T35)，所述第三十五N型晶体管(T35)的栅极电性连接于第三十二P型晶体管(T32)的漏极，源极电性连接于输出端(G(N))，漏极电性连接于电源低电位(L)。