[发明专利]一种基于龙芯1D的双模授时的时间同步系统及方法

摘要

一种基于龙芯1D的双模授时的时间同步系统及方法，该系统包括带有天线的GPS/BD双模接收机，带有天线的GPS/BD双模接收机的秒脉冲G1pps输出端和秒脉冲B1pps输出端与时刻顺序提取与确认模块相连接，铷原子钟的输出端和与门的输入端相连接，与门的输出端与复杂可编程逻辑器件CPLD的IO引脚相连接，复杂可编程逻辑器件CPLD的秒脉冲R1pps输出端与时刻顺序提取与确认模块相连接，铷原子钟的输入端与龙芯1D的输出端相连接，复杂可编程逻辑器件CPLD的输出端与龙芯1D的输入端相连接；本发明还提供该系统的时间同步方法；通过一片龙芯1D同时实现测量三路秒脉冲时间间隔和信号处理与铷钟控制，具有结构简单，成本低廉，时间同步精度高等优点。

主权项

一种基于龙芯1D的双模授时的时间同步系统，其特征在于：包括带有天线的GPS/BD双模接收机(1)，所述带有天线的GPS/BD双模接收机(1)的秒脉冲G1pps输出端和秒脉冲B1pps输出端与时刻顺序提取与确认模块(2)相连接，铷原子钟(4)的输出端和与门(5)的输入端相连接，与门(5)的输出端与复杂可编程逻辑器件CPLD(6)的IO引脚相连接，复杂可编程逻辑器件CPLD(6)的秒脉冲R1pps输出端与时刻顺序提取与确认模块(2)相连接，所述铷原子钟(4)的输入端与龙芯1D(3)的输出端相连接，所述复杂可编程逻辑器件CPLD(6)的输出端与龙芯1D(3)的输入端相连接；所述时刻顺序提取与确认模块(2)包括时刻顺序提取模块(9)和时刻顺序确认模块(10)；所述复杂可编程逻辑器件CPLD(6)的秒脉冲R1pps输出端与带有天线的GPS/BD双模接收机(1)的秒脉冲G1pps输出端和秒脉冲B1pps输出端均与时刻顺序提取模块(9)的输入端相连接，时刻顺序提取模块(9)的最先到达脉冲F1pps直接与龙芯1D(3)的start引脚相连接，时刻顺序提取模块(9)的中间到达脉冲M1pps和最后到达脉冲L1pps通过两个30ns延迟线(7)延时后分别与龙芯1D(3)的stop1和stop2引脚相连接；所述时刻顺序确认模块(10)将秒脉冲R1pps、G1pps和B1pps与最先到达脉冲F1pps、中间到达脉冲M1pps和最后到达脉冲L1pps对应起来；所述时刻顺序提取模块(9)的内部连接结构为：秒脉冲R1pps、G1pps和B1pps同时与第一与门(11)的输入端相连接，第一与门(11)输出为最后到达的脉冲L1pps，秒脉冲R1pps、G1pps和B1pps同时与第一或门(14)的输入端相连接，第一或门(14)输出为最先到达脉冲F1pps，秒脉冲G1pps和B1pps同时与异或门(16)的输入端相连接，异或门(16)的输出信号再与秒脉冲R1pps同时与第二与门(12)的输入端相连接，秒脉冲G1pps和B1pps同时与第三与门(13)的输入端相连接，第二与门(12)的输出端和第三与门(13)的输出端同时与第二或门(15)的输入端相连接，第二或门(15)输出为中间到达脉冲M1pps；所述时刻顺序确认模块(10)的内部连接结构为：秒脉冲R1pps和G1pps与第三或门(20)的输入端相连接，第三或门(20)的输出端与第一3‑8译码器(23)的A0引脚相连接，秒脉冲G1pps和B1pps与第四或门(21)的输入端相连接，第四或门(21)的输出端与第一3‑8译码器(23)的A1引脚相连接，秒脉冲R1pps和B1pps与第五或门(22)的输入端相连接，第五或门(22)的输出端与第一3‑8译码器(23)的A2引脚相连接，第一3‑8译码器(23)的Y0、Y1、Y2、Y3、Y4、Y5、Y6和Y7引脚分别与复杂可编程逻辑器件CPLD(6)不同的I/O引脚相连接，第一3‑8译码器(23)的使能引脚En与复杂可编程逻辑器件CPLD(6)的I/O引脚相连接，复杂可编程逻辑器件CPLD(6)读取第一3‑8译码器(23)的Y0、Y1、Y2、Y3、Y4、Y5、Y6和Y7引脚的状态，通过查询表1，就能够判断最先到达的脉冲是哪一个；秒脉冲R1pps和G1pps与第四与门(17)的输入端相连接，第四与门(17)的输出端与第二3‑8译码器(24)的A_0引脚相连接，秒脉冲G1pps和B1pps与第五与门(18)的输入端相连接，第五与门(18)的输出端与第二3‑8译码器(24)的A_1引脚相连接，秒脉冲R1pps和B1pps与第六与门(19)的输入端相连接，第六与门(19)的输出端与第二3‑8译码器(24)的A_2引脚相连接，第二3‑8译码器(24)的Y_0、Y_1、Y_2、Y_3、Y_4、Y_5、Y_6和Y_7引脚分别与复杂可编程逻辑器件CPLD(6)不同的I/O引脚相连接，第二3‑8译码器(24)的使能引脚En_&与复杂可编程逻辑器件CPLD(6)的I/O引脚相连接，复杂可编程逻辑器件CPLD(6)读取第二3‑8译码器(24)的Y_0、Y_1、Y_2、Y_3、Y_4、Y_5、Y_6和Y_7引脚的状态，通过查询表2，就能够判断最后到达的脉冲是哪一个；确定了最先和最后到达的脉冲，就能够确定三个脉冲到达的顺序了；所述复杂可编程逻辑器件CPLD(6)通过I/O引脚控制第一3‑8译码器(23)和第二3‑8译码器(24)的工作状态，在系统初始复位时，复杂可编程逻辑器件CPLD(6)首先使能第一3‑8译码器(23)，当检测到有脉冲到达后，再使能第二3‑8译码器(24)；表1.时刻顺序确认模块确认最先到达脉冲真值表表2.时刻顺序确认模块确认最后到达脉冲真值表所述龙芯1D(3)的引脚38和引脚39接入8Mhz时钟信号，引脚21和引脚22接入32.768Khz频率信号，龙芯1D(3)的uart1通讯接口即引脚31和引脚32与铷原子钟(4)相连接，用于控制铷原子钟(4)的频率，龙芯1D(3)的SPI通讯接口即引脚52、引脚53、引脚54和引脚55与复杂可编程逻辑器件CPLD(6)的IO口相连接，读取脉冲到达顺序，所述时刻顺序提取模块(9)的秒脉冲F1pps连入龙芯1D(3)的start引脚即引脚37，龙芯1D(3)的stop1和stop2引脚即引脚48和引脚51分别与两个30ns延迟线(7)的输出端相连接；所述龙芯1D(3)的其它引脚均悬空。