[发明专利]用于氧化物半导体薄膜晶体管的扫描驱动电路

摘要

本发明提供了一种用于氧化物半导体薄膜晶体管的扫描驱动电路，该电路的下拉维持电路部分(600)包括交互作用的第一下拉维持模块(601)与第二下拉维持模块(602)，能够延长电路寿命；第一下拉维持模块(601)具有第一主反相器与第一辅助反相器，引入恒压低电位(DCL)；第二下拉维持模块(602)具有第二主反相器与第二辅助反相器，引入恒压低电位(DCL)；设置恒压低电位(DCL)<第二负电位(VSS2)<第一负电位(VSS1)，能够避免氧化物半导体薄膜晶体管电性对扫描驱动电路的影响，尤其是漏电问题带来的功能性不良，确保下拉维持电路部分(600)能够在作用期间正常拉低，在非作用期间处于较高的电位，有效维持第一节点(Q(N))和输出端(G(N))处于低电位。

主权项

一种用于氧化物半导体薄膜晶体管的扫描驱动电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一下传部分(300)、一第一下拉部分(400)、一自举电容部分(500)和一下拉维持电路部分(600)；所述上拉控制部分(100)包括一第十一晶体管(T11)，所述第十一晶体管(T11)的栅极电性连接于所述第N级GOA单元的前一级GOA单元第N‑1级GOA单元的驱动输出端(ST(N‑1))，漏极电性连接于所述第N级GOA单元的前一级GOA单元第N‑1级GOA单元的输出端(G(N‑1))，源极电性连接于第一节点(Q(N))；所述第一下拉部分(400)包括一第四十一晶体管(T41)，所述第四十一晶体管(T41)的栅极电性连接于第M+2组时钟信号CK((M+2))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)或输出端(G(N))；所述下拉维持电路部分(600)包括：第一下拉维持模块(601)与第二下拉维持模块(602)，所述第一下拉维持模块(601)与第二下拉维持模块(602)交互作用；所述第一下拉维持模块(601)包括第五十一晶体管(T51)，所述第五十一晶体管(T51)的栅极与漏极均电性连接于第一低频时钟信号源(LC1)，源极电性连接于第六节点(U(N))；第五十二晶体管(T52)，所述第五十二晶体管(T52)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第六节点(U(N))，源极电性连接于第一负电位(VSS1)；第五十三晶体管(T53)，所述第五十三晶体管(T53)的栅极电性连接于第六节点(U(N))，漏极电性连接于第一低频时钟信号源(LC1)，源极电性连接于第二节点(P(N))；第五十四晶体管(T54)，所述第五十四晶体管(T54)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第二节点(P(N))，源极电性连接第三节点(K(N))；第七十三晶体管(T73)，所述第七十三晶体管(T73)的栅极电性连接于第六节点(U(N))，漏极电性连接于第一低频时钟信号源(LC1)，源极电性连接于第三节点(K(N))；第七十四晶体管(T74)，所述第七十四晶体管(T74)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第三节点(K(N))，源极电性连接于恒压低电位(DCL)；第四十二晶体管(T42)，所述第四十二晶体管(T42)的栅极电性连接于第二节点(P(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)；第三十二晶体管(T32)，所述第三十二晶体管(T32)的栅极电性连接于第二节点(P(N))，漏极电性连接于输出端(G(N))，源极电性连接于第一负电位(VSS1)；所述第五十一晶体管(T51)、第五十二晶体管(T52)、第五十三晶体管(T53)、第五十四晶体管(T54)构成第一主反相器，所述第一主反相器用于控制第三十二晶体管(T32)与第四十二晶体管(T42)；所述第七十三晶体管(T73)、第七十四晶体管(T74)构成第一辅助反相器，所述第一辅助反相器在作用期间提供给第一主反相器低电位，在非作用期间提供给第一主反相器高电位；所述第二下拉维持模块(602)包括第六十一晶体管(T61)，所述第六十一晶体管(T61)的栅极与漏极均电性连接于第二低频时钟信号源(LC2)，源极电性连接于第七节点(V(N))；第六十二晶体管(T62)，所述第六十二晶体管(T62)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第七节点(V(N))，源极电性连接于第一负电位(VSS1)；第六十三晶体管(T63)，所述第六十三晶体管(T63)的栅极电性连接于第七节点(V(N))，漏极电性连接于第二低频时钟信号源(LC2)，源极电性连接于第四节点(S(N))；第六十四晶体管(T64)，所述第六十四晶体管(T64)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第四节点(S(N))，源极电性连接第五节点(T(N))；第八十三晶体管(T83)，所述第八十三晶体管(T83)的栅极电性连接于第七节点(V(N))，漏极电性连接于第二低频时钟信号源(LC2)，源极电性连接于第五节点(T(N))；第八十四晶体管(T84)，所述第八十四晶体管(T84)的栅极电性连接于第一节点(Q(N))，漏极电性连接于第五节点(T(N))，源极电性连接于恒压低电位(DCL)；第四十三晶体管(T43)，所述第四十三晶体管(T43)的栅极电性连接于第四节点(S(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第二负电位(VSS2)；第三十三晶体管(T33)，所述第三十三晶体管(T33)的栅极电性连接于第四节点(S(N))，漏极电性连接于输出端(G(N))，源极电性连接于第一负电位(VSS1)；所述第六十一晶体管(T61)、第六十二晶体管(T62)、第六十三晶体管(T63)、第六十四晶体管(T64)构成第二主反相器，所述第二主反相器用于控制第三十三晶体管(T33)与第四十三晶体管(T43)；所述第八十三晶体管(T83)、第八十四晶体管(T84)构成第二辅助反相器，所述第二辅助反相器在作用期间提供给第二主反相器低电位，在非作用期间提供给第二主反相器高电位；所述第一负电位(VSS1)、第二负电位(VSS2)与恒压低电位(DCL)的关系为：恒压低电位(DCL)<第二负电位(VSS2)<第一负电位(VSS1)。