[发明专利]多核微处理器功率选通高速缓存恢复机制

摘要

提供了一种包括熔丝阵列和存储器的装置。熔丝阵列被布置在管芯上，并且被利用用于多个核心的压缩的配置数据来编程。存储器被耦合到所述多个核心，并且包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中的一个在供电/重置之后访问所述半导体熔丝阵列，并且读取和解压所述压缩的配置数据，并且被配置为在多个子存储器中存储用于所述多个核心的每一个内的一个或者多个高速缓存存储器的多个解压的配置数据集合，并且其中，在功率选通事件之后，多个核心的每一个中的一个接续地访问多个子存储器中的每一个中的相应的一个，以检索和采用解压的配置数据集合，从而初始化高速缓存存储器。

主权项

1.一种用于向集成电路提供配置数据的装置，所述装置包括：布置在管芯上的半导体熔丝阵列，向其中编程用于布置在所述管芯上的、并且耦合到所述半导体熔丝阵列的多个核心的压缩的配置数据，所述多个核心中的每一个被耦合到一同步总线；以及耦合到所述多个核心上的存储器，所述存储器包括多个子存储器，多个子存储器的每个对应于所述多个核心中的每一个，其中，所述多个核心中被功率选通的一个核心被配置为：在供电/重置之后访问所述半导体熔丝阵列，以读取和解压用于所述多个核心的所述压缩的配置数据，在功率选通条件下减小由所述多个核心中的每一个访问的数量，并且被配置为在所述多个子存储器中存储用于所述多个核心的所述每一个核心内的一个或者多个高速缓存存储器的多个解压的配置数据集合，以及其中，在功率选通事件之后，所述多个核心的每一个中的一个接续地访问所述多个子存储器中的所述每一个中的相应的一个，以检索和采用所述解压的配置数据集合，从而初始化所述一个或者多个高速缓存存储器；其中如果配置数据指示所述多个核心中的一个核心是从核心，则作为重置过程的一部分，所述从核心等待直到在所述同步总线上出现指示用于所述多个核心中的每个核心的解压的配置数据已经被从所述半导体熔丝阵列中读取并且已经被写入到所述存储器内为止。