[发明专利]一种时分复用高速LVDS端口电路

摘要

一种时分复用高速LVDS端口电路，通过数字控制信号控制一级接收电路后连接的第二级接收电路，使一级接收电路接收的数据根据要求分别发送到不同的第二级接收电路，提高一级接收电路利用率，从而提高整个电路的接收电路利用率，减少芯片管脚数；采用多级放大器级联的方式实现一级接收电路，提高一级接收电路带宽；采用带复位的比较器结构实现第二级接收电路，便于数字信号进行控制，从而在不同的时序控制多个第二级接收电路的状态，实现多个输入信号的分离。

主权项

一种时分复用高速LVDS端口电路，其特征在于包括：一级接收电路、第一二级接收电路、第二二级接收电路、第三二级接收电路、第四二级接收电路和控制电路； 一级接收电路的输入端与外部信号连接，控制电路的输入端与外部时钟信号电连接，第一二级接收电路、第二二级接收电路、第三二级接收电路和第四二级接收电路的数据输入端均与一级接收电路的输出端电连接，控制信号输入端均与控制电路的输出端电连接； 一级接收电路在第一时钟信号一个时钟周期内的第一个1/4周期至第四个1/4时钟周期依次接收四组标准LVDS信号，并对接收到的信号进行信号采集和电平平移，将外部LVDS信号电平转换为标准CMOS电平后，将一个周期长度的信号同时输出给第一二级接收电路～第四二级接收电路；控制电路接收第一时钟信号生成第一控制信号～第四控制信号，利用第一控制信号～第四控制信号分别控制第一二级接收电路～第四二级接收电路； 第一二级接收电路～第四二级接收电路分别接收第一控制信号～第四控制信号，在同一个时钟周期内依次工作，接收一级接收电路的输出信号并输出。