[发明专利]用于电路设计中的静态时序分析的方法和系统有效
| 申请号： | 201410712156.2 | 申请日： | 2014-11-28 |
| 公开（公告）号： | CN105701266B | 公开（公告）日： | 2019-05-07 |
| 发明（设计）人： | 刘洋;欧鹏;牛佳;戴红卫 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 酆迅 |
| 地址： | 美国纽*** | 国省代码： | 美国;US |
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| 摘要： | 本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。 | ||
| 搜索关键词： | 用于 电路设计 中的 静态 时序 分析 方法 系统 | ||
【主权项】：
1.一种用于在电路设计的静态时序分析STA中计算路径延迟的方法，所述方法包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系，其中所述路径在先前STA中的先前路径延迟超出时序要求所规定的预期延迟，并且其中确定所述电路设计中的路径中的第一器件与第二器件的连接关系包括：将所述先前路径延迟超出所述预期延迟的时间量与预定阈值进行比较；以及响应于所述时间量低于所述预定阈值，确定所述第一器件与所述第二器件的所述连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。
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