[发明专利]一种具有小回滞窗口的高压ESD保护器件

摘要

一种具有小回滞窗口的高压ESD保护器件，可用于片上高压IC的ESD保护电路。主要由P型衬底、N型埋层、N阱、P阱、若干个P+注入区、若干个N+注入区、多晶硅双栅和若干场氧隔离区构成。该保护器件可在高压ESD脉冲作用下，形成两条由LDMOS与SCR构成的ESD电流泄放路径。该电流泄放路径均以寄生的PNP管和N阱电阻为公共支路，以降低器件的电子发射率，提高维持电压和ESD鲁棒性。另一方面，通过在器件内部设计一齐纳二极管，以降低触发电压，实现具有小回滞窗口的高压ESD保护。

主权项

一种具有小回滞窗口的高压ESD保护器件，其特征在于：主要由P型衬底(101)、N型埋层(102)、第一P阱(103)、第一N阱(104)和第二P阱(105)，第一场氧隔离区(106)、第一P+注入区(107)、第二场氧隔离区(108)、第一N+注入区(109)、第一多晶硅栅(110)、第三场氧隔离区(111)、第二N+注入区(112)、第三N+注入区(113)、第二P+注入区(114)、第四场氧隔离区(115)、第二多晶硅栅(116)、第四N+注入区(117)、第五场氧隔离区(118)、第三P+注入区(119)和第六场氧隔离区(120)构成；在所述P型衬底(101)上设有所述N型埋层(102)；所述N型埋层(102)可增强器件内部电场的均匀分布，以提高器件的ESD鲁棒性；在所述N型埋层(102)上从左到右依次设有所述第一P阱(103)、所述第一N阱(104)和所述第二P阱(105)；所述N型埋层(102)必须完全覆盖所述第一N阱(104)，所述第一P阱(103)的右侧与所述第一N阱(104)的左侧相连，所述第一N阱(104)的右侧与所述第二P阱(105)的左侧相连；在所述第一P阱(103)上从左到右依次设有所述第一场氧隔离区(106)、所述第一P+注入区(107)、所述第二场氧隔离区(108)、所述第一N+注入区(109)和所述第一多晶硅栅(110)；所述第一场氧隔离区(106)的左侧与所述第一P阱(103)的左侧边缘相连，所述第一场氧隔离区(106)的右侧与所述第一P+注入区(107)的左侧相连，所述第一P+注入区(107)的右侧与所述第二场氧隔离区(108)的左侧相连，所述第二场氧隔离区(108)的右侧与所述第一N+注入区(109)的左侧相连，所述第一N+注入区(109)的右侧与所述第一多晶硅栅(110)的左侧相连；在所述第一N阱(104)上从左到右依次设有所述第三N+注入区(113)、所述第二P+注入区(114)，所述第三N+注入区(113)的右侧与所述第二P+注入区(114)的左侧相连；在所述第三N+注入区(113)的左侧与所述第二N+注入区(112)的右侧之间设有可变间距D3，所述第二N+注入区(112)的左侧与所述第一多晶硅栅(110)的右侧相连，所述第二N+注入区(112)横跨在所述第一P阱(103)与所述第一N阱(104)之间的表面部分区域，所述第三场氧隔离区(111)覆盖在所述第二N+注入区(112)和所述第一多晶硅栅(110)表面部分区域上；在所述第二P阱(105)上从左到右依次设有所述第二多晶硅栅(116)、所述第四N+注入区(117)、所述第五场氧隔离区(118)、所述第三P+注入区(119)和所述第六场氧隔离区(120)；所述第二多晶硅栅(116)的左侧与所述第二P阱(105)的左侧边缘相连，所述第二多晶硅栅(116)的右侧与所述第四N+注入区(117)的左侧相连，所述第四N+注入区(117)的右侧与所述第五场氧隔离区(118)的左侧相连，所述第五场氧隔离区(118)的右侧与所述第三P+注入区(119)的左侧相连，所述第三P+注入区(119)的右侧与所述第六场氧隔离区(120)的左侧相连，所述第六场氧隔离区(120)的右侧与所述第二P阱(105)的右侧边缘相连；所述第四场氧隔离区(115)横跨在所述第一N阱(104)与所述第二P阱(105)之间的表面部分区域上，所述第四场氧隔离区(115)的右侧部分区域覆盖在所述第二多晶硅栅(116)的部分表面区域上，所述第四场氧隔离区(115)的左侧部分区域覆盖在所述第一N阱(104)的部分表面区域上，所述第四场氧隔离区(115)的左侧与所述第二P+注入区(114)的右侧相连；所述第一P+注入区(107)通过接触孔与金属层1的第一金属层(201)相连，所述第一N+注入区(109)通过接触孔与金属层1的第二金属层(202)相连，所述第三N+注入区(113)通过接触孔与金属层1的第三金属层(203)相连，所述第二P+注入区(114)通过接触孔与金属层1的第四金属层(204)相连，所述第四N+注入区(117)通过接触孔与金属层1的第五金属层(205)相连，所述第三P+注入区(119)通过接触孔与金属层1的第六金属层(206)相连，所述第一多晶硅栅(110)通过接触孔与金属层1的第七金属层(207)相连，所述第二多晶硅栅(116)通过接触孔与金属层1的第八金属层(208)相连，金属层1的所述第一金属层(201)、所述第二金属层(202)、所述第三金属层(203)、所述第四金属层(204)、所述第五金属层(205)、所述第六金属层(206)、所述第七金属层(207)、所述第八金属层(208)分别覆盖在所述第一P+注入区(107)、所述第一N+注入区(109)、所述第三N+注入区(113)、所述第二P+注入区(114)、所述第四N+注入区(117)、所述第三P+注入区(119)、所述第一多晶硅栅(110)和所述第二多晶硅栅(116)的表面区域上；在金属层2的第九金属层(209)上设有金属通孔(210)，金属层1的所述第三金属层(203)、所述第四金属层(204)均通过所述金属通孔(210)与金属层2的所述第九金属层(209)相连，所述金属通孔(210)与第一焊盘相连，用作器件的阳极；在金属层2的第十金属层(211)上设有金属通孔(212)，金属层1的所述第一金属层(201)、所述第二金属层(202)、所述第五金属层(205)、所述第六金属层(206)、所述第七金属层(207)和所述八金属层(208)均通过所述金属通孔(212)与金属层2的所述第十金属层(211)相连，所述金属通孔(212)与第二焊盘相连，用作器件的阴极；当高压ESD脉冲的正极与器件的所述阳极相连，高压ESD脉冲的负极与器件的所述阴极相连时，一方面由所述第三N+注入区(113)、所述第二N+注入区(112)、所述第一多晶硅栅(110)、所述第三场氧隔离区(111)、所述第一N阱(104)、所述第一P阱(103)和所述第一N+注入区(109)构成一LDMOS结构的ESD电流路径，且所述第二N+注入区(112)横跨在所述第一P阱(103)和所述第一N阱(104)之间，以降低LDMOS结构的触发电压；另一方面由所述第三N+注入区(113)、所述第二P+注入区(114)、所述第二多晶硅栅(116)、所述第四场氧隔离区(115)、所述第一N阱(104)和所述第二P阱(105)构成一LDMOS‑SCR结构的ESD电流泄放路径，以提高维持电压和ESD鲁棒性。