[发明专利]一种通过掺杂二氧化硅膜调整肖特基二极管势垒高度的工艺方法在审
申请号: | 201410797458.4 | 申请日: | 2014-12-19 |
公开(公告)号: | CN104538300A | 公开(公告)日: | 2015-04-22 |
发明(设计)人: | 姚伟明;马文力;杨勇;付国振 | 申请(专利权)人: | 扬州国宇电子有限公司 |
主分类号: | H01L21/329 | 分类号: | H01L21/329;H01L21/205;H01L21/324 |
代理公司: | 北京同恒源知识产权代理有限公司 11275 | 代理人: | 刘宪池 |
地址: | 225101 江苏省扬*** | 国省代码: | 江苏;32 |
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摘要: | 一种通过掺杂二氧化硅膜调整肖特基二极管势垒高度的工艺方法,其步骤包括以包括有N型单晶硅衬底和N型单晶硅外延层基片为材质,在N型单晶硅外延层上形成氧化层作为钝化层,其厚度大于400纳米;一次光刻形成掺杂窗口;采用离子注入工艺在掺杂窗口中进行硼掺杂,同时生长膜氧化层形成P型保护环;二次光刻形成肖特基势垒窗口主表面;在肖特基势垒窗口主表面淀积形成表面厚度为50~300纳米的掺杂二化硅膜的氧化层,在氮气气氛下快速退火将掺杂二氧化硅中的杂质向N型单晶硅外延层中推进在掺杂二氧化硅的氧化层与N型外延层主表面之间形成极薄变掺杂层。通过极薄变掺杂层,降低势垒高度。 | ||
搜索关键词: | 一种 通过 掺杂 二氧化硅 调整 肖特基 二极管 势垒高度 工艺 方法 | ||
【主权项】:
一种通过掺杂二氧化硅膜调整肖特基二极管势垒高度的工艺方法,其步骤包括:以包括有N型单晶硅衬底和N型单晶硅外延层基片为材质,1、在基片的N型单晶硅外延层上形成氧化层作为钝化层,氧化层厚度大于400纳米;2、一次光刻及选择性腐蚀去除多余氧化层形成掺杂窗口;3、采用离子注入工艺在掺杂窗口中进行硼掺杂,同时在掺杂窗口中生长膜氧化层形成P型保护环;4、二次光刻和选择性腐蚀去除多余氧化层形成肖特基势垒窗口主表面;5、在肖特基势垒窗口主表面淀积形成表面掺杂二氧化硅膜的氧化层,厚度为50~300纳米,掺杂浓度为1E18至1E21个/cm3,掺杂源是乙硼烷或磷烷气氛,工艺气氛为掺杂源与硅烷与氧气的混合气氛,工艺温度350~600摄氏度;6、在氮气气氛下快速退火将掺杂二氧化硅中的杂质向N型单晶硅外延层中推进,退火温度500~800摄氏度,退火时间5~15秒,在掺杂二氧化硅的氧化层与N型外延层主表面之间形成极薄变掺杂层。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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